參數(shù)資料
型號： ICS950410
英文描述： AMD - K System Clock Chip
中文描述： AMD公司- K體系時鐘芯片
文件頁數(shù)： 10/15頁
文件大?。?/td> 179K
代理商： ICS950410
10
ICS950410
Advance Information
0888—04/06/04
Absolute Maximum Rating
PARAMETER
3.3V Core Supply Voltage
3.3V Logic Input Supply
Voltage
Storage Temperature
Ambient Operating Temp
Case Temperature
Input ESD protection HBM
SYMBOL
VDD_A
CONDITIONS
-
MIN
TYP
MAX
UNITS
V
Notes
1
V
DD
+ 0.5V
VDD_In
-
GND - 0.5
V
DD
+ 0.5V
V
1
Ts
-
-
-
-
-65
0
150
70
115
°
C
°C
°C
V
1
1
1
1
Tambient
Tcase
ESD prot
2000
1
Guaranteed by design and characterization, not 100% tested in production.
Electrical Characteristics - Input/Supply/Common Output Parameters
PARAMETER
SYMBOL
Input High Voltage
V
IH
Input Low Voltage
V
IL
Input High Current
I
IH
V
IN
= 0 V; Inputs with no pull-up
CONDITIONS*
3.3 V +/-5%
3.3 V +/-5%
V
IN
= V
DD
MIN
2
TYP
MAX
V
DD
+ 0.3
0.8
5
UNITS
V
V
uA
Notes
1
1
1
V
SS
- 0.3
-5
I
IL1
resistors
-5
uA
1
I
IL2
V
IN
= 0 V; Inputs with pull-up
resistors
-200
uA
1
Low Threshold Input-
High Voltage
Low Threshold Input-
Low Voltage
Operating Supply Current
Operating Current
V
IH_FS
3.3 V +/-5%
0.7
V
DD
+ 0.3
V
1
V
IL_FS
3.3 V +/-5%
V
SS
- 0.3
0.35
V
1
I
DD3.3OP
I
DD3.3OP
Full Active, C
L
= Full load;
all outputs driven
all diff pairs driven
all differential pairs tri-stated
V
DD
= 3.3 V
350
400
70
12
mA
mA
mA
mA
MHz
nH
pF
pF
pF
1
1
1
1
2
1
1
1
1
Input Frequency
Pin Inductance
F
i
L
pin
C
IN
C
OUT
C
INX
14.31818
7
5
6
5
Logic Inputs
Output pin capacitance
X1 & X2 pins
From V
DD
Power-Up or de-
assertion of PD# to 1st clock
Triangular Modulation
CPU output enable after
PD# de-assertion
PD# fall time of
PD# rise time of
Clk Stabilization
T
STAB
1.8
ms
1
Modulation Frequency
30
33
kHz
1
Tdrive_PD#
300
us
1
Tfall_Pd#
Trise_Pd#
SMBus Voltage
Low-level Output Voltage
Current sinking at
V
OL
= 0.4 V
SCLK/SDATA
Clock/Data Rise Time
SCLK/SDATA
Clock/Data Fall Time
*TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%
5
5
ns
ns
V
V
1
1
1
1
V
DD
V
OL
2.7
5.5
0.4
@ I
PULLUP
I
PULLUP
4
mA
1
T
RI2C
(Max VIL - 0.15) to
(Min VIH + 0.15)
(Min VIH + 0.15) to
(Max VIL - 0.15)
1000
ns
1
T
FI2C
300
ns
1
1
Guaranteed by design and characterization, not 100% tested in production.
2
Input frequency should be measured at the REF pin and tuned to ideal 14.31818MHz to meet ppm frequency accuracy on PLL outputs.
Input Low Current
Powerdown Current
I
DD3.3PD
Input Capacitance
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PDF描述
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參數(shù)描述
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