參數(shù)資料
型號(hào)： ICS91857AGT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 12/14頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK DRIVER SSTL_2 48-TSSOP
產(chǎn)品變化通告： Product Discontinuation 09/Dec/2011
標(biāo)準(zhǔn)包裝： 1,000
類型： 時(shí)鐘驅(qū)動(dòng)器
PLL： 帶旁路
輸入： LVCMOS
輸出： SSTL-2
電路數(shù)： 1
比率 - 輸入:輸出： 1:10
差分 - 輸入:輸出： 無(wú)/是
頻率 - 最大： 230MHz
除法器/乘法器： 無(wú)/無(wú)
電源電壓： 2.3 V ~ 2.7 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 48-TFSOP（0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 48-TSSOP
包裝： 帶卷 (TR)
其它名稱： 91857AGT
7
ICS91857
0494C—08/15/05
Notes:
1.
Refers to transition on noninverting output in PLL bypass mode.
2.
Switching characteristics guaranteed for application frequency range.
3.
Static phase offset shifted by design.
Timing Requirements for DDRI-400
TA = 0 - 70°C; Supply Voltage AVDD, VDD = 2.6V ± 0.1V
PARAMETER
SYMBOL
CONDITIONS
MIN
MAX
UNITS
Max clock frequency
freqop
2.6V ± 0.1V
60
230
MHz
Application Frequency
Range
freqApp
2.6V ± 0.1V
95
220
MHz
Input clock duty cycle
dtin
40
60
%
CLK stabilization
TSTAB
100
s
Switching Characteristics for DDR200/266/333
PARAMETER
SYMBOL
CONDITION
MIN
TYP
MAX
UNITS
Low-to high level
propagation delay time
tPLH
1
CLK_IN to any output
3.5
ns
High-to low level propagation
delay time
tPLL
1
CLK_IN to any output
3.5
ns
Output enable time
tEN
PD# to any output
3
ns
Output disable time
tdis
PD# to any output
3
ns
Period jitter
Tjit (per)
100 - 200 MHz
-75
75
ps
Half-period jitter
t(jit_hper)
100 - 200 MHz
-75
75
Input clock slew rate
t(sir_I)
14
V/ns
Output clock slew rate
t(sl_o)
12
V/ns
Cycle to Cycle Jitter
1
Tcyc-Tcyc
100 - 200 MHz
-75
75
ps
Static Phase Offset
t(spo)
3
-50
0
50
ps
Output to Output Skew
Tskew
100
ps
Pulse skew
Tskewp
100
ps
Timing Requirements for DDR200/266/333
TA = 0 - 70°C; Supply Voltage AVDD, VDD = 2.5V ± 0.2V (unless otherwise stated)
PARAMETER
SYMBOL
CONDITIONS
MIN
MAX
UNITS
Max clock frequency
freqop
2.5V ± 0.2V @ 25°C
60
170
MHz
Application Frequency
Range
freqApp
2.5V ± 0.2V @ 25°C
95
170
MHz
Input clock duty cycle
dtin
40
60
%
CLK stabilization
TSTAB
100
s
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