參數(shù)資料
型號(hào)： ICS9110-02CS14LFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 6/11頁(yè)
文件大小： 0K
描述： IC CLK GENERATOR 14SOIC
標(biāo)準(zhǔn)包裝： 2,500
類(lèi)型： *
PLL： 帶旁路
輸入： TTL，晶體
輸出： CMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 130MHz
除法器/乘法器： 是/無(wú)
電源電壓： 4.5 V ~ 5.5 V
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 14-SOIC（0.154"，3.90mm 寬）
供應(yīng)商設(shè)備封裝： 14-SOIC
包裝： 帶卷 (TR)
4
AV9110
Serial Programming
The AV9110 is programmed to generate clock frequencies by
entering data through the shift register. Figure 1 displays the
proper timing sequence. On the negative going edge of CE#,
the shift register is enabled and the data at the DATA pin is
loaded into the shift register on the rising edge of the SCLK.
Bit D0 is loaded first, followed by D1, D2, etc. This data
consists of the 24 bits shown in the Shift Register Bit
Assignment in Table 1, and therefore takes 24 clock cycles to
load. An internal counter then disables the input and transfers
the data to internal latches on the rising edge of the 24th
cycle of the SCLK. Any data entered after the 24th cycle is
ignored until CE# must remain low for a minimum of 24 SLCK
clock cycles. If CE# is taken high before 24 clock cycles have
elapsed, the data is ignored (no frequency change occurs)
and the counter is reset. Tables 1 and 2 display the bit location
for generating the output clock frequency and the output
divider circuitry, respectively.
T
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