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參數(shù)資料
| 型號： | ICS874005AGLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/15頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PCI EXPRSS/JITT ATTEN 24TSSOP |
| 標準包裝： | 2,500 |
| 系列： | HiPerClockS™, FemtoClock™, PCI Express® (PCIe) |
| 類型： | 扇出緩沖器（分配），漂移衰減器 |
| PLL： | 是 |
| 主要目的： | PCI Express（PCIe） |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVDS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 160MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 24-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 24-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 874005AGLFT |
PCI Express Jitter Attenuator
ICS874005
DATA SHEET
ICS874005AG REVISION B JANUARY 12, 2012
1
2012 Integrated Device Technology, Inc.
GENERAL DESCRIPTION
The ICS874005 is a high performance Differential-to-LVDS
Jitter Attenuator designed for use in PCI Express systems.
In some PCI Express systems, such as those found in
desktop PCs, the PCI Express clocks are generated from a
low bandwidth, high phase noise PLL frequency
synthesizer. In these systems, a jitter attenuator may be
required to attenuate high frequency random and
deterministic jitter components from the PLL synthesizer
and from the system board. The ICS874005 has 3 PLL
bandwidth modes: 200kHz, 400kHz, and 800kHz. The
200kHz mode will provide maximum jitter attenuation, but
with higher PLL tracking skew and spread spectrum
modulation from the motherboard synthesizer may be
attenuated. The 400kHz provides an intermediate
bandwidth that can easily track triangular spread profiles,
while providing good jitter attenuation. The 800kHz
bandwidth provides the best tracking skew and will pass
most spread profiles, but the jitter attenuation will not be
as good as the lower bandwidth modes. Because some
2.5Gb serdes have x20 multipliers while others have than
x25 multipliers, the 874005 can be set for 1:1 mode or 5/4
multiplication mode (i.e. 100MHz input/125MHz output)
using the F_SEL pins.
The ICS874005 uses IDT’s 3rd Generation FemtoClock
PLL technology to achive the lowest possible phase noise.
The device is packaged in a 24 Lead TSSOP package,
making it ideal for use in space constrained applications
such as PCI Express add-in cards.
FEATURES
Five differential LVDS output pairs
One differential clock input
CLK and nCLK supports the following input types:
LVPECL, LVDS, LVHSTL, SSTL, HCSL
Output frequency range: 98MHz - 160MHz
Input frequency range: 98MHz - 128MHz
VCO range: 490MHz - 640MHz
Cycle-to-cycle jitter: 30ps (maximum)
3.3V operating supply
3 bandwidth modes allow the system designer to make
jitter attenuation/tracking skew design trade-offs
0°C to 70°C ambient operating temperature
Available in both standard and lead-free RoHS compliant
packages
BLOCK DIAGRAM
BW_SEL
0 = PLL Bandwidth: ~200kHz
Float = PLL Bandwidth: ~400kHz (Default)
1 = PLL Bandwidth: ~800kHz
PLL BANDWIDTH
PIN ASSIGNMENT
ICS874005
24-Lead TSSOP
4.40mm x 7.8mm x 0.92mm
package body
G Package
Top View
nQB2
nQA1
QA1
VDDO
QA0
nQA0
MR
BW_SEL
VDDA
F_SELA
VDD
OEA
1
2
3
4
5
6
7
8
9
10
11
12
QB2
VDDO
QB1
nQB1
QB0
nQB0
F_SELB
OEB
GND
nCLK
CLK
24
23
22
21
20
19
18
17
16
15
14
13
F_SELA
0
5 (default)
1
4
F_SELB
0
5 (default)
1
4
VCO
490 - 640MHz
Phase
Detector
M = 5 (fixed)
OEA
F_SELA
BW_SEL
CLK
nCLK
MR
OEB
Pullup
Pulldown
Float
F_SELB
QA0
nQA0
QA1
nQA1
QB0
nQB0
QB1
nQB1
QB2
nQB2
0 =
~200kHz
Float = ~400kHz
1 =
~800kHz
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