IDT / ICS PCI EXPRESS JITTER ATTENUATOR
參數(shù)資料
型號(hào)： ICS874005AG-04LF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 12/13頁
文件大?。?/td> 0K
描述： IC PCI EXPRSS/JITT ATTEN 24TSSOP
標(biāo)準(zhǔn)包裝： 62
系列： HiPerClockS™, FemtoClock™, PCI Express® (PCIe)
類型： 扇出緩沖器（分配），漂移衰減器
PLL： 是
主要目的： PCI Express（PCIe）
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVDS
電路數(shù)： 1
比率 - 輸入:輸出： 1:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 320MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 24-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 24-TSSOP
包裝： 管件
其它名稱： 800-2400-5
874005AG-04LF
ICS874005AG-04LF-ND
IDT / ICS PCI EXPRESS JITTER ATTENUATOR
8
ICS874005AG-04 REV. A JULY 29, 2008
ICS874005-04
PCI EXPRESS JITTER ATTENUATOR
FIGURE 3C. HIPERCLOCKS CLK/nCLK INPUT
DRIVEN BY A 3.3V LVPECL DRIVER
FIGURE 3B. HIPERCLOCKS CLK/nCLK INPUT
DRIVEN BY A 3.3V LVPECL DRIVER
FIGURE 3D. HIPERCLOCKS CLK/nCLK INPUT
DRIVEN BY A 3.3V LVDS DRIVER
3.3V
R1
50
R3
50
Zo = 50 Ohm
LVPECL
Zo = 50 Ohm
HiPerClockS
CLK
nCLK
3.3V
Input
R2
50
Zo = 50 Ohm
Input
HiPerClockS
CLK
nCLK
3.3V
R3
125
R2
84
Zo = 50 Ohm
3.3V
R4
125
LVPECL
R1
84
3.3V
DIFFERENTIAL CLOCK INPUT INTERFACE
The CLK /nCLK accepts LVDS, LVPECL and LVHSTL and other
differential signals. Both signals must meet the V
PP and VCMR input
requirements.
Figures 3A to 3F show interface examples for the
HiPerClockS CLK/nCLK input driven by the most common driver
types. The input interfaces suggested here are examples only.
FIGURE 3A. HIPERCLOCKS CLK/nCLK INPUT
DRIVEN BY AN IDT OPEN EMITTER
HIPERCLOCKS LVHSTL DRIVER
Please consult with the vendor of the driver component to confirm
the driver termination requirements. For example in Figure 3A,
the input termination applies for IDT HiPerClockS open emitter
LVHSTL drivers. If you are using an LVHSTL driver from another
vendor, use their termination recommendation.
1.8V
R2
50
Input
LVHSTL Driver
ICS
HiPerClockS
R1
50
LVHSTL
3.3V
Zo = 50 Ohm
HiPerClockS
CLK
nCLK
FIGURE 3E. HIPERCLOCKS CLK/nCLK INPUT
DRIVEN BY A 3.3V HCSL DRIVER
Zo = 50 Ohm
R1
100
3.3V
LVDS_Driv er
Zo = 50 Ohm
Receiv er
CLK
nCLK
3.3V
HCSL
*R3
33
*R4
33
CLK
nCLK
2.5V
3.3V
Zo = 50
Ω
Zo = 50
Ω
HiPerClockS
Input
R1
50
R2
50
*Optional – R3 and R4 can be 0
Ω
FIGURE 3F. HIPERCLOCKS CLK/nCLK INPUT
DRIVEN BY A 2.5V SSTL DRIVER
CLK
nCLK
HiPerClockS
SSTL
2.5V
Zo = 60
Ω
Zo = 60
Ω
2.5V
3.3V
R1
120
R2
120
R3
120
R4
120
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PDF描述
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