參數(shù)資料
型號(hào)： ICS873995AYLF
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 13/20頁(yè)
文件大小： 0K
描述： IC ZD/MULT/DIVIDER 48-LQFP
標(biāo)準(zhǔn)包裝： 250
系列： HiPerClockS™
類型： 零延遲，倍增器，除法器
PLL： 帶旁路
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:6
差分 - 輸入:輸出： 是/是
頻率 - 最大： 640MHz
除法器/乘法器： 是/是
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 48-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 48-PTQFP-EP（7x7）
包裝： 托盤
其它名稱： 873995AYLF
CS5550
20
DS630F1
5. REGISTER DESCRIPTION
1. “Default**” => bit status after power-on or reset
2. Any bit not labeled is Reserved. A zero should always be used when writing to one of these bits.
5.1 Configuration Register
Address: 0
Default** = 0x000001
gain
Sets the gain of the AIN1 PGA
0 = gain is 10
1 = gain is 50
[IMODE IINV] Soft interrupt configuration bits. Select the desired pin behavior for indication of an interrupt.
00 = active low level (default)
01 = active high level
10 = falling edge (INT is normally high)
11 = rising edge (INT is normally low)
1HPF
Control the use of the High Pass Filter on AIN1 Channel.
0 = HPF disabled
1 = HPF enabled
2HPF
Control the use of the High Pass Filter on AIN2 Channel.
0 = HPF disabled
1 = HPF enabled
iCPU
Inverts the CPUCLK clock. In order to reduce the level of noise present when analog signals
are sampled, the logic driven by CPUCLK should not be active during the sample edge.
0 = normal operation (default)
1 = minimize noise when CPUCLK is driving rising edge logic
K[3:0]
Clock divider. A 4-bit binary number used to divide the value of MCLK to generate the internal
clock DCLK. The internal clock frequency is DCLK = MCLK/K. The value of K can range be-
tween 1 and 16. Note that a value of “0000” will set K to 16 (not zero).
23
22
21
20
19
18
17
16
gain
15
14
13
12
11
10
9
8
IMODE
IINV
7
654
32
10
2HPF
1HPF
iCPU
K3
K2
K1
K0
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PDF描述
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參數(shù)描述
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