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參數(shù)資料
| 型號： | ICS8737AG-11LFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/17頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK BUFF DVDR MUX 2:2 20TSSOP |
| 標準包裝： | 2,500 |
| 系列： | HiPerClockS™ |
| 類型： | 扇出緩沖器（分配），除法器，多路復用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVPECL |
| 頻率 - 最大： | 650MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 20-TSSOP（0.173"，4.40mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 20-TSSOP |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 8737AG-11LFT |
8737AG-11
www.idt.com
REV. C AUGUST 9, 2010
1
ICS8737-11
LOW SKEW,
÷÷÷÷÷1/÷÷÷÷÷2
DIFFERENTIAL-TO- 3.3V LVPECL CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS8737-11 is a low skew, high performance
Differential-to-3.3V LVPECL Clock Generator/Divider. The
ICS8737-11 has two selectable clock inputs. The CLK, nCLK
pair can accept most standard differential input levels. The
PCLK, nPCLK pair can accept LVPECL, CML, or SSTL
input levels.The clock enable isinternally synchronized to
eliminate runt pulses on theoutputs during asynchronous
assertion/deassertion of the clock enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS8737-11 ideal for clock distribution applications
demanding well defined performance and repeatability.
FEATURES
2 divide by 1 differential 3.3V LVPECL outputs;
2 divide by 2 differential 3.3V LVPECL outputs
Selectable differential CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, SSTL, HCSL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency: 650MHz
Translates any single ended input signal (LVCMOS, LVTTL,
GTL) to LVPECL levels with resistor bias on nCLK input
Output skew: 60ps (maximum)
Part-to-part skew: 200ps (maximum)
Bank skew: Bank A - 20ps (maximum),
Bank B - 35ps (maximum)
Additive phase jitter, RMS: 0.04ps (typical)
Propagation delay: 1.7ns (maximum)
3.3V operating supply
0°C to 70°C ambient operating temperature
Lead-Free package RoHS compliant
BLOCK DIAGRAM
PIN ASSIGNMENT
ICS8737-11
20-Lead TSSOP
6.50mm x 4.40mm x 0.92 package body
G Package
Top View
VEE
CLK_EN
CLK_SEL
CLK
nCLK
PCLK
nPCLK
nc
MR
VCC
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
QA0
nQA0
VCC
QA1
nQA1
QB0
nQB0
VCC
QB1
nQB1
QA0
nQA0
QA1
nQA1
÷1
÷2
D
Q
LE
CLK_EN
CLK
nCLK
PCLK
nPCLK
MR
QB0
nQB0
QB1
nQB1
CLK_SEL
0
1
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