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參數(shù)資料
| 型號： | ICS8735AY-31LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 12/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN ZD DIFF-LVPECL 32LQFP |
| 標準包裝： | 250 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 輸出： | LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:5 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 350MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應商設備封裝： | 32-TQFP（7x7） |
| 包裝： | 托盤 |
| 其它名稱： | 800-1208 8735AY-31LF |
ICS8735-31
1:5, DIFFERENTIAL-TO-3.3V LVPECL ZERO DELAY CLOCK GENERATOR
IDT / ICS 3.3V LVPECL ZERO DELAY CLOCK GENERATOR
2
ICS8735AY-31 REV. B FEBRUARY 18, 2009
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Table 2. Pin Characteristics
Number
Name
Type
Description
1, 2,
12, 29
SEL0, SEL1,
SEL2, SEL3
Input
Pulldown
Determines output divider values in Table 3.
LVCMOS / LVTTL interface levels.
3
CLK0
Input
Pulldown
Non-inverting differential clock input.
4
nCLK0
Input
Pullup
Inverting differential clock input.
5
CLK1
Input
Pulldown
Non-inverting differential clock input.
6
nCLK1
Input
Pullup
Inverting differential clock input.
7
CLK_SEL
Input
Pulldown
Clock select input. When HIGH, selects CLK1/nCLK1. When LOW, selects
CLK0/nCLK0. LVCMOS / LVTTL interface levels.
8
MR
Input
Pulldown
Active HIGH Master Reset. When logic HIGH, the internal dividers are reset
causing the true outputs Qx to go low and the inverted outputs nQx to go high.
When logic LOW, the internal dividers and the outputs are enabled.
LVCMOS / LVTTL interface levels.
9, 32
VCC
Power
Core supply pins.
10
nFB_IN
Input
Pullup
Inverting differential feedback input to phase detector for regenerating clocks
with “zero delay.”
11
FB_IN
Input
Pulldown
Non-inverted differential feedback input to phase detector for regenerating
clocks with
“zero delay.”
13, 28
VEE
Power
Negative supply pins.
14, 15
nQ0, Q0
Output
Differential output pair. LVPECL interface levels.
16, 17, 24, 25
VCCO
Power
Output supply pins.
18, 19
nQ1, Q1
Output
Differential output pair. LVPECL interface levels.
20, 21
nQ2, Q2
Output
Differential output pair. LVPECL interface levels..
22, 23
nQ3, Q3
Output
Differential output pair. LVPECL interface levels.
26, 27
nQ4, Q4
Output
Differential output pair. LVPECL interface levels.
30
VCCA
Power
Analog supply pin.
31
PLL_SEL
Input
Pullup
PLL select. Selects between the PLL and reference clock as the input to the
dividers. When LOW, selects reference clock. When HIGH, selects PLL.
LVCMOS/LVTTL interface levels.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4
pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
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PDF描述 |
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