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參數(shù)資料
| 型號： | ICS870919BVI-01LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 11/16頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GENERATOR LVCMOS 28PLCC |
| 標準包裝： | 38 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:8 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 供應(yīng)商設(shè)備封裝： | 28-PLCC（11.5x11.5） |
| 包裝： | 管件 |
ICS870919BVI-01 REVISION C JANUARY 6, 2012
4
2012 Integrated Device Technology, Inc.
ICS870919I-01 Data Sheet
LVCMOS CLOCK GENERATOR
Table 2. Pin Characteristics
Device Configuration
The ICS870919I-01 requires a connection of one of the clock outputs
to the FEEDBACK input to close the PLL feedback path. The
selection of the output (output divider) for PLL feedback will impact
the device configuration and input to output frequency ratio and
frequency ranges. See Table 3G for details.
Function Tables
Table 3A. OE/nRST Mode Configuration Table
Table 3B. REF_SEL Mode Configuration Table
Table 3C. nPE Mode Configuration Table
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
4pF
CPD
Power Dissipation Capacitance (total)
VDD = AVDD = 3.6V
330
pF
RPULLDOWN Input Pulldown Resistor
nPE
56
k
ROUT
Output Impedance
11
Input
Operation
OE/nRST
0
Device is reset and the outputs Q0:Q4, nQ5, 2XQ, Q/2 are in high-impedance state. This control is asynchronous.
1
Outputs are enabled.
Input
Operation
REF_SEL
0
SYNC0 is the selected PLL reference clock.
1
SYNC1 is the selected PLL reference clock.
Input
Operation
nPE
0
The rising edge of the 2XQ, Q0:Q4 and Q/2 outputs and the falling edge of the nQ5 output are synchronized.
1
The falling edge of the 2XQ, Q0:Q4 and Q/2 outputs and the rising edge of the nQ5 output are synchronized.
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PDF描述 |
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