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參數(shù)資料
| 型號： | ICS8705BYILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 1/18頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK GENERATOR ZD 32-LQFP |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | HiPerClockS™ |
| 類型： | 時鐘發(fā)生器 |
| PLL： | 帶旁路 |
| 輸入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:8 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 2.375 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-LQFP |
| 供應(yīng)商設(shè)備封裝： | 32-TQFP（7x7） |
| 包裝： | 托盤 |
| 其它名稱： | 8705BYILF |
8705BYI
www.idt.com
REV. E MAY 30, 2013
1
Zero Delay, Differential-to-LVCMOS/
LVTTL Clock Generator
ICS8705I
NRND
GENERAL DESCRIPTION
The ICS8705I is a highly versatile 1:8 Differential-to-
LVCMOS/LVTTL Clock Generator. The ICS8705I has two
selectable clock inputs. The CLK1, nCLK1 pair can accept
most standard differential input levels. The single ended
CLK0 input accepts LVCMOS or LVTTL input levels.The
ICS8705I has a fully integrated PLL and can be configured
as zero delay buffer, multiplier or divider and has an input
and output frequency range of 15.625MHz to 250MHz. The
reference divider, feedback divider and output divider are
each programmable, thereby allowing for the following out-
put-to-input frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8.
The external feedback allows the device to achieve “zero
delay” between the input clock and the output clocks. The
PLL_SEL pin can be used to bypass the PLL for system
test and debug purposes. In bypass mode, the reference
clock is routed around the PLL and into the internal output
dividers.
FEATURES
Eight LVCMOS/LVTTL outputs, 7
Ω typical output impedance
Selectable CLK1, nCLK1 or LVCMOS/LVTTL clock inputs
CLK1, nCLK1 pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL
CLK0 input accepts LVCMOS or LVTTL input levels
Output frequency range: 15.625MHz to 250MHz
Input frequency range: 15.625MHz to 250MHz
VCO range: 250MHz to 500MHz
External feedback for “zero delay” clock regeneration
with configurable frequencies
Programmable dividers allow for the following output-to-input
frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8
Fully integrated PLL
Cycle-to-cycle jitter: 45ps (maximum)
Output skew: CLK0, 65ps (maximum)
CLK1, nCLK1, 55ps (maximum)
Static Phase Offset: 25 ±125ps (maximum), CLK0
Full 3.3V or 2.5V operating supply
Lead-Free package available
-40°C to 85°C ambient operating temperature
Not Recommended for New Designs
For new designs, contact IDT.
BLOCK DIAGRAM
PIN ASSIGNMENT
32-Lead LQFP
7mm x 7mm x 1.4 mm
Y Package
Top View
PLL_SEL
CLK0
CLK1
nCLK1
CLK_SEL
FB_IN
SEL0
SEL1
SEL2
SEL3
MR
0
1
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
÷2, ÷4, ÷8, ÷16,
÷32, ÷64, ÷128
0
1
NOT RECOMMENDED FOR NEW DESIGNS
32 31 30 29 28 27 26 25
9 10 11 12 13 14 15 16
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
VDDO
Q5
GND
Q4
VDDO
Q3
GND
Q2
SEL0
SEL1
CLK0
nc
CLK1
nCLK1
CLK_SEL
MR
V
DD
O
Q1
GN
D
Q0
V
DD
O
2
FB
_
IN
V
DD
Q6
GN
D
Q
7
V
DD
O
S
E
L
V
DDA
PLL_
S
E
L
V
DD
ICS8705
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