參數(shù)資料
型號： ICS854S01AKILF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 18/18頁
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描述： IC CLOCK MUX 2:1 2.5GHZ 16-QFN
特色產(chǎn)品： LVDS Buffers and Muxes
標準包裝： 100
系列： HiPerClockS™
類型： 多路復用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:1
差分 - 輸入:輸出： 是/是
輸入： LVDS，LVPECL
輸出： LVDS
頻率 - 最大： 2.5GHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 16-VFQFN 裸露焊盤
供應商設(shè)備封裝： 16-VFQFN（3x3）
包裝： 管件
其它名稱： 800-2561
ICS854S01AKI REVISION A OCTOBER 29, 2012
9
2012 Integrated Device Technology, Inc.
ICS854S01I Data Sheet
2:1 DIFFERENTIAL-TO-LVDS MULTIPLEXER
LVPECL Clock Input Interface
The PCLK /nPCLK accepts LVPECL, LVDS and other differential
signals. Both signals must meet the VPP and VCMR input
requirements. Figures 2A to 2C show interface examples for the
PCLK/ nPCLK input driven by the most common driver types. The
input interfaces suggested here are examples only. If the driver is
from another vendor, use their termination recommendation. Please
consult with the vendor of the driver component to confirm the driver
termination requirements.
Figure 2A. PCLK/nPCLK Input Driven by a
3.3V LVDS Driver
Figure 2C. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver
Figure 2E. PCLK/nPCLK Input Driven by a CML Driver
Figure 2B. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver with AC Couple
Figure 2D. PCLK/nPCLK Input Driven by a
Built-In Pullup CML Driver
R3
125
Ω
R4
125
Ω
R1
84
Ω
R2
84
Ω
3.3V
Zo = 50
Ω
Zo = 50
Ω
PCLK
nPCLK
3.3V
LVPECL
Input
R3
125
Ω
R4
125
Ω
R1
84
Ω
R2
84
Ω
3.3V
Zo = 50
Ω
Zo = 50
Ω
PCLK
nPCLK
3.3V
LVPECL
Input
PCLK
nPCLK
LVPECL
Input
CML
3.3V
Zo = 50
Ω
Zo = 50
Ω
3.3V
R1
50
Ω
R2
50
Ω
R3
84
R4
84
R1
125
R2
125
R5
100 - 200
R6
100 - 200
PCLK
nPCLK
3.3V LVPECL
3.3V
Zo = 50
Ω
Zo = 50
Ω
3.3V
LVPECL
Input
C1
C2
PCLK
nPCLK
3.3V
LVPECL
Input
3.3V
Zo = 50
Ω
Zo = 50
Ω
R1
100
Ω
CML Built-In Pullup
相關(guān)PDF資料
PDF描述
ICS854S036AKLFT IC CLK BUFF 1:3/1:6 2GHZ 32VFQFN
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