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參數(shù)資料
| 型號(hào)： | ICS854S01AKILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 17/18頁(yè) |
| 文件大小： | 0K |
| 描述： | IC CLOCK MUX 2:1 2.5GHZ 16-QFN |
| 特色產(chǎn)品： | LVDS Buffers and Muxes |
| 標(biāo)準(zhǔn)包裝： | 100 |
| 系列： | HiPerClockS™ |
| 類型： | 多路復(fù)用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:1 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | LVDS，LVPECL |
| 輸出： | LVDS |
| 頻率 - 最大： | 2.5GHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-VFQFN 裸露焊盤(pán) |
| 供應(yīng)商設(shè)備封裝： | 16-VFQFN（3x3） |
| 包裝： | 管件 |
| 其它名稱： | 800-2561 |
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ICS854S01AKI REVISION A OCTOBER 29, 2012
8
2012 Integrated Device Technology, Inc.
ICS854S01I Data Sheet
2:1 DIFFERENTIAL-TO-LVDS MULTIPLEXER
Application Information
Wiring the Differential Input to Accept Single Ended Levels
Figure 1 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = VDD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
R1 and R2 might need to be adjusted to position the V_REF in the
center of the input voltage swing. For example, if the input clock swing
is only 2.5V and VDD = 3.3V, V_REF should be 1.25V and R2/R1 =
0.609.
Figure 1. Single-Ended Signal Driving Differential Input
Recommendations for Unused Input Pins
Inputs:
PCLK/nPCLK Inputs:
For applications not requiring the use of the differential input, both
PCLK and nPCLK can be left floating. Though not required, but for
additional protection, a 1k
resistor can be tied from PCLK to
ground.
R2
1K
VDD
CLK_IN
R1
1K
C1
0.1uF
V_REF
PCLKx
nPCLKx
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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