參數(shù)資料
型號(hào)： ICS854104AGILFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 1/15頁(yè)
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描述： IC CLK BUFFER 1:4 700MHZ 16TSSOP
標(biāo)準(zhǔn)包裝： 2,500
系列： HiPerClockS™
類(lèi)型： 扇出緩沖器（分配）
電路數(shù)： 1
比率 - 輸入:輸出： 1:4
差分 - 輸入:輸出： 是/是
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVDS
頻率 - 最大： 700MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 16-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 16-TSSOP
包裝： 帶卷 (TR)
DATASHEET
Low Skew, 1-to-4,
Differential-to-LVDS Fanout Buffer
ICS854104I
ICS854104AGI REVISION B JANUARY 30, 2014
1
2014 Integrated Device Technology, Inc.
General Description
The ICS854104I is a low skew, high performance 1-to-4
Differential-to-LVDS Clock Fanout Buffer. Utilizing Low Voltage
Differential Signaling (LVDS), the ICS854104I provides a low power,
low noise, solution for distributing clock signals over controlled
impedances of 100
. The ICS854104I accepts a differential input
level and translates it to LVDS output levels.
Guaranteed output and part-to-part skew characteristics make the
ICS854104I ideal for those applications demanding well defined
performance and repeatability.
Features
Four differential LVDS output pairs
One differential clock input pair
CLK/nCLK can accept the following differential input levels:
LVPECL, LVDS, LVHSTL, HCSL, SSTL
Each output has an individual OE control
Maximum output frequency: 700MHz
Translates differential input signals to LVDS levels
Additive phase jitter, RMS: 0.232ps (typical)
Output skew: 50ps (maximum)
Part-to-part skew: 350ps (maximum)
Propagation delay: 1.3ns (maximum)
3.3V operating supply
-40°C to 85°C ambient operating temperature
Lead-free (RoHS 6) packaging
Block Diagram
Pin Assignment
ICS854104
16-Lead TSSOP
4.4mm x 5.0mm x 0.925mm package body
G Package
Top View
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
CLK
OE2
OE3
OE1
OE0
nCLK
Pulldown
Pullup/Pulldown
Pullup
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
OE3
nCLK
CLK
GND
VDD
OE2
OE1
OE0
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PDF描述
ICS854105AGLF IC CLK BUFF 1:4 250MHZ 16-TSSOP
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參數(shù)描述
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