參數(shù)資料
型號： ICS8543BGLFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 1/18頁
文件大小： 0K
描述： IC CLOCK BUFFER MUX 2:4 20-TSSOP
標準包裝： 2,500
系列： HiPerClockS™
類型： 扇出緩沖器（分配），多路復(fù)用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:4
差分 - 輸入:輸出： 是/是
輸入： CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVDS
頻率 - 最大： 800MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 20-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 20-TSSOP
包裝： 帶卷 (TR)
其它名稱： 8543BGLFT
DATA SHEET
ICS8543BG REVISION E DECEMBER 17, 2010
1
2010 Integrated Device Technology, Inc.
Low Skew, 1-to-4,
Differential-to-LVDS Fanout Buffer
ICS8543
General Description
The ICS8543 is a low skew, high performance 1-to-4
Differential-to-LVDS Clock Fanout Buffer. Utilizing Low Voltage
Differential Signaling (LVDS) the ICS8543 provides a low power, low
noise, solution for distributing clock signals over controlled
impedances of 100
. The ICS8543 has two selectable clock inputs.
The CLK, nCLK pair can accept most standard differential input
levels. The PCLK, nPCLK pair can accept LVPECL, CML, or SSTL
input levels. The clock enable is internally synchronized to eliminate
runt pulses on the outputs during asynchronous
assertion/deassertion of the clock enable pin.
Guaranteed output and part-to-part skew characteristics make the
ICS8543 ideal for those applications demanding well defined
performance and repeatability.
Features
Four differential LVDS output pairs
Selectable differential CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential input levels:
LVPECL, LVDS, LVHSTL, SSTL, HCSL
PCLK, nPCLK pair can accept the following differential input
levels: LVPECL, CML, SSTL
Maximum output frequency: 800MHz
Translates any single-ended input signals to LVDS levels with
resistor bias on nCLK input
Additive phase jitter, RMS: 0.164ps (typical)
Output skew: 40ps (maximum)
Part-to-part skew: 500ps (maximum)
Propagation delay: 2.6ns (maximum)
Full 3.3V supply mode
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
ICS8543
20-Lead TSSOP
6.5mm x 4.4mm x 0.925
mm
package body
G Package
Top View
Pin Assignment
Block Diagram
0
1
D
Q
LE
0
1
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
CLK_EN
CLK
CLK_SEL
OE
Pulldown
nCLK Pullup
Pullup
PCLK Pulldown
nPCLK Pullup
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
GND
OE
nPCLK
PCLK
nCLK
CLK
CLK_SEL
CLK_EN
GND
VDD
Q0
nQ0
VDD
Q1
nQ1
Q2
nQ2
GND
Q3
nQ3
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PDF描述
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