參數(shù)資料
型號： ICS854057
英文描述： 4:1 OR 2:1 LVDS CLOCK MULTIPLEXER WITH INTERNAL INPUT TERMINATION
中文描述： 4:1或2:1的LVDS脈多與內(nèi)部輸入終端
文件頁數(shù)： 10/13頁
文件大小： 256K
代理商： ICS854057
854057AG
www.icst.com/products/hiperclocks.html
REV. A JULY 18, 2005
10
Integrated
Circuit
Systems, Inc.
ICS854057
4:1
OR
2:1 LVDS C
LOCK
M
ULTIPLEXER
WITH
I
NTERNAL
I
NPUT
T
ERMINATION
S
CHEMATIC
E
XAMPLE
Figure 4shows a schematic example of the ICS854057. In this
example, the PCLK0/nPCLK0 and PCLK1/nPCLK1 inputs are
F
IGURE
4. E
XAMPLE
ICS854057 LVDS S
CHEMATIC
used. The decoupling capacitors should be physically located
near the power pin.
I
NPUTS
:
PCLK/nPCLK I
NPUT
:
For applications not requiring the use of a differential input, both
the PCLK and nPCLK pins can be left floating. Though not
required, but for additional protection, a 1k
Ω
resistor can be tied
from PCLK to ground.
R
ECOMMENDATIONS
FOR
U
NUSED
I
NPUT
AND
O
UTPUT
P
INS
O
UTPUTS
:
LVDS O
UTPUT
All unused LVDS outputs can be left floating. We recommend
that there is no trace attached. Both sides of the differential
output pair should either be left floating or terminated.
(U1,20)
R2
680
Zo = 50
Zo = 50
VDD
VDD
VDD
R3
680
Zo = 50
Zo = 50
R5
100
R1
680
U1
ICS854057
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
20
19
18
17
VDD
PCLK0
VT0
nPCLK0
SEL1
SEL0
PCLK1
VT1
nPCLK1
GND
GND
nPCVT2
PCLK2
nQ
Q
VDD
PCLK3
VT3
nPCLK3
Zo = 50
VDD
VDD
LVDS
+
-
R4
680
R6
18
Zo = 50
VDD
VDD
VDD=2.5V
LVDS
R1
1K
LVPECL
C2
0.1u
(U1,1)
R1
1K
C1
0.1u
相關(guān)PDF資料
PDF描述
ICS854058 DIFFERENTIAL-TO-LVDS CLOCK MULTIPLEXER
ICS854058AG DIFFERENTIAL-TO-LVDS CLOCK MULTIPLEXER
ICS8543 LOW SKEW, 1-TO-4 LVDS FANOUT BUFFER
ICS8543BG LOW SKEW, 1-TO-4 LVDS FANOUT BUFFER
ICS8543BGT LOW SKEW, 1-TO-4 LVDS FANOUT BUFFER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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