參數(shù)資料
型號： ICS853S024AYLF
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 19/19頁
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描述： IC CLK BUFF 1:24 1.5GHZ 64-TQFP
標(biāo)準(zhǔn)包裝： 160
系列： HiPerClockS™
類型： 扇出緩沖器（分配）
電路數(shù)： 1
比率 - 輸入:輸出： 1:24
差分 - 輸入:輸出： 是/是
輸入： HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVPECL
頻率 - 最大： 1.5GHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 64-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 64-TQFP-EP（10x10）
包裝： 托盤
其它名稱： 853S024AYLF
ICS853S024AY REVISION A JULY 20, 2011
9
2011 Integrated Device Technology, Inc.
ICS853S024 Data Sheet
LOW SKEW, 1-TO-24, DIFFERENTIAL-TO-3.3V, 2.5V LVPECL FANOUT BUFFER
3.3V LVPECL Clock Input Interface
The PCLK /nPCLK accepts LVPECL, LVDS, CML and other
differential signals. Both VSWING and VOH must meet the VPP and
VCMR input requirements. Figures 2A to 2E show interface examples
for the PCLK/ nPCLK input driven by the most common driver types.
The input interfaces suggested here are examples only. If the driver
is from another vendor, use their termination recommendation.
Please consult with the vendor of the driver component to confirm the
driver termination requirements.
Figure 2A. PCLK/nPCLK Input Driven by a CML Driver
Figure 2C. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver
Figure 2E. PCLK/nPCLK Input Driven by a
3.3V LVDS Driver
Figure 2B. PCLK/nPCLK Input Driven by a
Built-In Pullup CML Driver
Figure 2D. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver with AC Couple
PCLK
nPCLK
LVPECL
Input
CML
3.3V
Zo = 50
Zo = 50
3.3V
R1
50
R2
50
R3
125
R4
125
R1
84
R2
84
3.3V
Zo = 50
Zo = 50
PCLK
nPCLK
3.3V
LVPECL
Input
3.3V
R1
100
LVDS
PCLK
nPCLK
3.3V
LVPECL
Input
Zo = 50
Zo = 50
PCLK
nPCLK
3.3V
LVPECL
Input
3.3V
Zo = 50
Zo = 50
R1
100
CML Built-In Pullup
R3
84
R4
84
R1
125
R2
125
R5
100 - 200
R6
100 - 200
PCLK
nPCLK
3.3V LVPECL
3.3V
Zo = 50
Zo = 50
3.3V
LVPECL
Input
C1
C2
相關(guān)PDF資料
PDF描述
ICS853S111AYILF IC CLOCK BUFFER MUX 2:10 32-LQFP
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