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參數(shù)資料
| 型號(hào)： | ICS844S42BKILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 22/27頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SYNTHESIZER RF FREQ 56-VFQFPN |
| 標(biāo)準(zhǔn)包裝： | 260 |
| 系列： | HiPerClockS™ |
| 類型： | 頻率合成器 |
| PLL： | 帶旁路 |
| 輸入： | LVCMOS，LVTTL，晶體 |
| 輸出： | LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 2.592GHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 56-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 56-VFQFP-EP（8x8） |
| 包裝： | 托盤 |
| 其它名稱： | 844S42BKILF |
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ICS844S42BKI REVISION A FEBRUARY 21, 2012
4
2012 Integrated Device Technology, Inc.
ICS844S42I Data Sheet
DUAL OUTPUT RF FREQUENCY SYNTHESIZER
Table 2. Pin Characteristics
Functional Description
The ICS844S42I is a programmable high-frequency clock source
(clock synthesizer). The internal PLL generates a high frequency
output signal based on a low-frequency reference signal. The
frequency of the output signal is programmable and can be changed
on the fly for frequency margining purpose. The internal crystal
oscillator uses the parallel-resonance external quartz crystal as the
basis of its frequency reference. Alternatively, an LVCMOS
compatible clock signal can be used as a PLL reference signal. The
frequency of the internal crystal oscillator is divided by a selectable
divider and then multiplied by the PLL. The internal oscillator within
the PLL operates over a range of 1296 MHz to 2592 MHz. Its output
is scaled by two independent dividers that are configured by either
the I2C or parallel interfaces. The crystal oscillator frequency fXTAL,
the PLL pre-divider P, the feedback-divider M, and the PLL
post-dividers NA, NB determine the output frequency. The feedback
path of the PLL is internal.
The PLL post-dividers NA and NB are configured through either the
I2C or the parallel interfaces, and each can provide one of seven
division ratios (1, 2, 3, 4, 6, 8, 16) and can stop the output clock in a
logic low state. The divider extends the performance of the part while
providing a typical 50% duty cycle. The high-frequency outputs, QA
and QB, are differential and are capable of driving a pair of
transmission lines. The differential outputs are configured as LVDS
or LVPECL by the control input LEV_SEL. The positive supply
voltage for the internal PLL is separated from the power supply for
the core logic and output drivers to minimize noise induced jitter.
The configuration logic has two sections: I2C and parallel. The
parallel interface uses the values at the M[9:0], NA[2:0], NB[2:0] and
P parallel inputs to configure the internal PLL dividers. The parallel
programming interface has priority over the serial I2C interface. The
serial interface is I2C compatible and provides read and write access
to the internal PLL configuration registers.The lock state of the PLL
is indicated by the LVCMOS-compatible LOCK_DT output.
Symbol
Parameter
Test Conditions
Minimum
Typical
Maximum
Units
CIN
Input Capacitance
2pF
RPULLUP
Input Pullup Resistor
51
k
RPULLDOWN Input Pulldown Resistor
51
k
ROUT
Output Impedance
LOCK_DT
20
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