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參數(shù)資料
| 型號： | ICS8430S07AKILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 4/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GENERATOR PLL 32VFQFN |
| 標(biāo)準(zhǔn)包裝： | 490 |
| 類型： | 時鐘/頻率發(fā)生器，扇出緩沖器（分配），多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | Cavium 處理器 |
| 輸入： | LVCMOS，LVDS，LVPECL，LVTTL，SSTL，晶體 |
| 輸出： | LVCMOS，LVPECL，LVTTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:7 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 133.33MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 32-VFQFN（5x5） |
| 包裝： | 托盤 |
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ICS8430S07AKI REVISION A SEPTEMBER 3, 2009
12
2009 Integrated Device Technology, Inc.
ICS8430S07I Data Sheet
CLOCK GENERATOR FOR CAVIUM PROCESSORS
Parameter Measurement Information, continued
LVCMOS Output Duty Cycle/Pulse Width/Period
LVPECL Output Duty Cycle/Pulse Width/Period
Application Information
Wiring the Differential Input to Accept Single-Ended Levels
Figure 1 shows how the differential input can be wired to accept
single-ended levels. The reference voltage V_REF = VDD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio of
R1 and R2 might need to be adjusted to position the V_REF in the
center of the input voltage swing. For example, if the input clock swing
is only 2.5V and VDD = 3.3V, V_REF should be 1.25V and R2/R1 =
0.609.
Figure 1. Single-Ended Signal Driving Differential Input
t
PERIOD
t
PW
t
PERIOD
odc =
V
DDOX
2
x 100%
t
PW
QB:QD,
QREF[0:2]
t
PW
t
PERIOD
t
PW
t
PERIOD
odc =
x 100%
QA
nQA
V_REF
Single Ended Clock Input
VDD
CLK
nCLK
R1
1K
C1
0.1u
R2
1K
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PDF描述 |
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