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參數(shù)資料
| 型號： | ICS527R-04LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 2/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK SLICER PECL ZDB 28-SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Clock Distibution and Generation 1.0 |
| 標(biāo)準(zhǔn)包裝： | 48 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | CMOS，PECL |
| 輸出： | PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 160MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-QSOP |
| 包裝： | 管件 |
| 其它名稱： | 527R-04LF |
ICS527-04
CLOCK SLICER USER CONFIGURABLE PECL INPUT ZDB
PECL ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL INPUT ZDB
2
ICS527-04
REV F 051310
Pin Assignment
28-pin (150 mil) SSOP
Output Frequency and Output
Divider Table
IRANGE Setting Table
Pin Descriptions
18
7
17
8
16
15
F B PEC L
10
F B PEC L
11
GN D
12
PE C L O
13
PEC L I N
14
PEC L I N
GN D
RE S
F6
F0
F5
F3
F1
F4
22
21
20
19
F2
PE C L O
5
6
S1
VD D
24
23
R0
3
4
IR A N G E
S0
R1
26
25
R2
1
2
R5
R6
R3
28
27
R4
S1
Pin 5
S0
Pin 4
Output Frequency (MHz)
PECLO Output Pair
00
10 - 80
0
1
5 - 40
1
0
2.5 - 20
1
20 -160
IRANGE
Criteria
0
if (FBPECL < 80 MHz) and (PECLIN < 80 MHz)
1
if (FBPECL > 80 MHz) or (PECLIN > 80 MHz)
Pin
Number
Pin
Name
Pin
Type
Pin Description
1 - 2
24 - 28
R5, R6,
R0-R4
Input
Reference divider word input pins determined by user. Forms a binary number
from 0 to 127. Internal pull-up.
3
IRANGE
Input
Set for proper frequency range of input clocks. See table above.
4 - 5
S0, S1
Input
Select pins for output frequency range. See table above. Internal pull-up.
6, 23
VDD
Power
Connect to +3.3 V.
7
FBPECL
Input
PECL feedback input to PLL.
8
FBPECL
Input
PECL feedback input to PLL.
9, 20
GND
Power
Connect to ground
10
PECLIN
Input
PECL input clock.
11
PECLIN
Input
Complementary PECL input clock.
12 - 18
F0-F6
Input
Feedback divider word input pins determined by user. Forms a binary number
from 0 to 127. Internal pull-up
19
RES
BIAS
Resistor connection to VDD for setting level of PECL outputs.
21
PECLO
Output
Complementary PECL output.
22
PECLO
Output
PECL output. Rising edge aligns with PECLIN when connected directly to
FBPECL.
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| ICS527R-04T | 功能描述:IC CLK SLICER PECL ZDB 28-SSOP RoHS:否 類別:集成電路 (IC) >> 時鐘/計(jì)時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 產(chǎn)品變化通告:Product Discontinuation 04/May/2011 標(biāo)準(zhǔn)包裝:96 系列:- 類型:時鐘倍頻器，零延遲緩沖器 PLL:帶旁路 輸入:LVTTL 輸出:LVTTL 電路數(shù):1 比率 - 輸入:輸出:1:8 差分 - 輸入:輸出:無/無 頻率 - 最大:133.3MHz 除法器/乘法器:是/無 電源電壓:3 V ~ 3.6 V 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:管件 其它名稱:23S08-5HPGG |
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