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參數(shù)資料
| 型號(hào)： | ICS527R-01ILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁(yè)數(shù)： | 8/11頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK SLICER ZDB CONFIG 28-SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Clock Distibution and Generation 1.0 |
| 標(biāo)準(zhǔn)包裝： | 144 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | 時(shí)鐘 |
| 輸出： | 時(shí)鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無(wú)/無(wú) |
| 頻率 - 最大： | 140MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-QSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁(yè)面： | 1251 (CN2011-ZH PDF) |
| 其它名稱： | 527R-01ILF 800-1049 800-1049-5 800-1049-ND |
ICS527-01
CLOCK SLICER USER CONFIGURABLE ZERO DELAY BUFFER
ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE ZERO DELAY BUFFER 6
ICS527-01
REV G 051310
Using the equation for selecting dividers gives:
If FDW = 0, then RDW = 8. This gives the required divide-by-5 function. Setting pin DIV2 = 1 gives both a
25 MHz and a 50 MHz output from the ICS527-01. The FBIN pin is connected to the QA7 output of the
MK74CB218. This aligns all the outputs of the MK74CB218 with the 25 MHz input since the ICS527-01
aligns rising edges on the ICLK and FBIN pins. The propagation delay of the buffer is compensated by the
PLL.
In this example, series termination resistors have been omitted for clarity but should be used on all clock
outputs.
PCB Layout Recommendations
For optimum device performance and lowest output
phase noise, the following guidelines should be
observed.
1) Each 0.01F decoupling capacitor should be
mounted on the component side of the board as close
to the VDD pin as possible. No via’s should be used
125 MHz,
ICLK
25 MHz,
QA0-7
50 MHz,
QB0-7
F6
ICLK
F5
F4
GND
F3
OECLK2
2XDRIVE
F0
F1
F2
CLK1
CLK2
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBIN
PDTS
0.01 F
125 MHz
25 MHz
0.01 F
VDD
QB5
QA3
QB6
QB7
VDD
GND
QA5
QA6
QA7
OE
QB3
QB4
GND
VDD
QA1
QA2
QB1
QB2
INA
QA0
INB
QB0
QA4
GND
0.01 F
MK
7
4C
B
2
1
8
IC
S
527-
01
The layout design above produces the waveforms shown below.
Note: Series terminating resistors are not shown.
0.01 F
(FDW + 2)
(RDW + 2)
25 MHz = 125 MHz x
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參數(shù)描述 |
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