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參數(shù)資料
| 型號： | ICS527R-01ILF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/11頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK SLICER ZDB CONFIG 28-SSOP |
| 產(chǎn)品培訓(xùn)模塊： | Clock Distibution and Generation 1.0 |
| 標準包裝： | 144 |
| 類型： | 扇出緩沖器（分配），零延遲緩沖 |
| PLL： | 是 |
| 輸入： | 時鐘 |
| 輸出： | 時鐘 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 140MHz |
| 除法器/乘法器： | 是/是 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-SSOP（0.154"，3.90mm 寬） |
| 供應(yīng)商設(shè)備封裝： | 28-QSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 1251 (CN2011-ZH PDF) |
| 其它名稱： | 527R-01ILF 800-1049 800-1049-5 800-1049-ND |
ICS527-01
CLOCK SLICER USER CONFIGURABLE ZERO DELAY BUFFER
ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE ZERO DELAY BUFFER 5
ICS527-01
REV G 051310
Typical Example
The following connection diagram shows the implementation of the example from the previous section.
This will generate a 50 MHz clock synchronously with a 40 MHz input. A SYNC pulse is desired and the 1x
output drive is selected.T
Note: The series termination resistor is located before the feedback trace.
This will give the following waveforms:
Multiple Output Example
In this example, an input clock of 125 MHz is used. Eight copies of 50 MHz are required as are eight copies
of 25 MHz, de-skewed and aligned to the 125 MHz input clock. The following solution uses the
MK74CB218 which has dual 1 to 8 buffers with low pin-to-pin skew.
F6
ICLK
F5
F4
GND
F3
OECLK2
2XDRIVE
F0
F1
F2
CLK1
CLK2
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBIN
PDTS
50 MHz
SYNC
33
0.01 F
40 MHz
0.01 F
VDD
40 MHz
ICLK
50 MHz
CLK1
SYNC
CLK2
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PDF描述 |
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