參數(shù)資料
型號: ICS514
英文描述: LOCO⑩ PLL Clock Generator
中文描述: 本地⑩PLL時鐘發(fā)生器
文件頁數(shù): 2/4頁
文件大?。?/td> 42K
代理商: ICS514
S1
0
0
M
M
1
1
S0
0
1
0
1
0
1
CLK
Multiplier
-
1.746
2.328
2.794
3.492
4.656
Accuracy
-
1 ppm
0.008%
1 ppm
1 ppm
0.008%
Power Down CLK
25
33.33
40
50
66.66
ICS514
LOCO PLL Clock Generator
MDS 514 B
Integrated Circuit Systems 525 Race Street San JoseCA 95126 (408)295-9800tel (408)295-9818fax
2
Revision 080699
Printed 11/13/00
Pin Assignment
1
8
2
3
4
7
6
5
X1/ICLK
VDD
GND
REF
X2
S1
S0
CLK
Number
1
2
3
4
5
6
7
8
Name
X1/ICLK
VDD
GND
REF
CLK
S0
S1
X2
Type
I
P
P
O
O
T I
T I
O
Description
Crystal connection to 14.31818 MHz crystal or clock input.
Connect to +3.3V or +5V.
Connect to ground.
Reference 14.31818 MHz crystal oscillator buffered clock output.
Clock output per table above.
Select 0 for output clock. Connect to GND or VDD or float. See table above.
Select 1 for output clock. Connect to GND or VDD or float. See table above.
Crystal connection to 14.31818 MHz crystal. Leave unconnected for clock input.
Pin Descriptions
Key: I = Input, TI = Tri-Level Input, O = output, P = power supply connection
Clock Decoding Table (MHz) with
14.31818MHz Crystal or Clock Input
0 = connect directly to ground.
1 = connect directly to VDD.
M = leave unconnected (floating).
CLK and REF stop low in power down state.
Notes: 1. With S1 = S0 = 0, the internal PLL is turned off and the CLK output stops low.
The crystal oscillator and REF output are still active.
2. With a clock input, the phase relationship between the input and output clocks can
change each time the device is powered on. If a fixed phase relationship is required,
please use our ICS571 or other zero delay multipliers.
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PDF描述
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參數(shù)描述
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