參數(shù)資料
型號： ICS1892Y-10
英文描述： 10Base-T/100Base-TX Integrated PHYceiver
文件頁數(shù)： 135/148頁
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代理商： ICS1892Y-10
Chapter 10
DC and AC Operating Conditions
ICS1892, Rev. D, 2/26/01
February 26, 2001
135
ICS1892
2000-2001, Integrated Circuit Systems, Inc.
All rights reserved.
10.5.12
MII / 100M Stream Interface: Transmit Latency
Table 10-19
lists the significant time periods for the MII / 100 Stream Interface transmit latency. The time
periods consist of timings of signals on the following pins: TXEN, TXCLK, TXD (that is, TXD[3:0]), and
TP_TX (that is, the TP_TXP and TP_TXN pins).
Figure 10-12
shows the timing diagram for the time
periods.
The IEEE maximum is 18 bit times.
Figure 10-12.
MII / 100M Stream Interface Transmit Latency Timing Diagram
Table 10-19.
MII / 100M Stream Interface Transmit Latency
Time
Period
Parameter
Conditions
Min.
Typ.
Max.
Units
t1
TXEN Sampled to MDI Output of First
Bit of /J/
MII
–
4
4
Bit times
t2
TXD Sampled to MDI Output of First
Bit
100M Stream Interface
–
4
4
Bit times
TXEN
TXCLK
TXD
TP_TX*
*Shown
unscrambled.
t1
t2
Preamble /J/
Preamble /K/
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PDF描述
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