參數(shù)資料
型號： ICS1524M
英文描述： Dual Output Phase Controlled SSTL-3/PECL Clock Generator
中文描述： 雙輸出相控SSTL-3/PECL時鐘發(fā)生器
文件頁數(shù)： 14/24頁
文件大?。?/td> 394K
代理商： ICS1524M
ICS1524
14
ICS1524 Rev C 01/31/2003
I
2
C Data Format
RANDOM REGISTER WRITE PROCEDURE
S 0 1 0 0 1 1 x W A
7 bit address
A
A P
register address
Acknowledge
WRITE command
data
Acknowledge
STOP condition
Acknowledge
START condition
RANDOM REGISTER READ PROCEDURE
S 0 1 0 0 1 1 X W A
7 bit address
A S 0 1 0 0 1 1 X R A
7 bit address
Repeat START
Acknowledge
A P
register address
Acknowledge
WRITE command
data
Acknowledge
READ command
STOP condition
NO Acknowledge
START condition
SEQUENTIAL REGISTER WRITE PROCEDURE
S 0 1 0 0 1 1 X W A
7 bit address
A
A
A
A P
register address
Acknowledge
WRITE command
data
data
Acknowledge
Acknowledge
Acknowledge Acknowledge
START condition
STOP condition
SEQUENTIAL REGISTER READ PROCEDURE
S 0 1 0 0 1 1 X W A
7 bit address
A S 0 1 0 0 1 1 X R A
7 bit address
Repeat START
Acknowledge
A
A P
register address
Acknowledge
WRITE command
data
data
Acknowledge
READ command
Acknowledge STOP condition
NO Acknowledge
START condition
Direction:
From bus host to device
From device to bus host
Note:
1.
2.
3.
All values are transmitted with the most-significant bit first and the least-significant bit last.
The value of the X bit equals the logic state of pin 13 (I
2
CADR).
R = READ = 1 and W = WRITE = 0
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PDF描述
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參數(shù)描述
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