參數(shù)資料
型號： ICS1524
英文描述： Dual Output Phase Controlled SSTL-3/PECL Clock Generator
中文描述： 雙輸出相控SSTL-3/PECL時鐘發(fā)生器
文件頁數(shù)： 9/24頁
文件大?。?/td> 394K
代理商： ICS1524
9
ICS1524
ICS1524 Rev C 01/31/2003
Name:
Register:
Index:
DPA Control Register
5h
Read/Write*
Bit Name
Bit #
Reset Value
Description
DPA_Res0-1
Metal_Rev
0-1
2-7
3
0
Dynamic Phase Adjust Resolution Select.
Metal Mask Revision Number.
Bit
Name
Description
0-1
DPA_Res0-1
Dynamic Phase Adjust (DPA) Resolution Select.
It is not recommended to use the DPA above 160 MHz.
2-7
Metal_Rev
Metal Mask Revision Number.
After power-up, register bits 7:2 must be written with 111111. After this write,
a read indicates the metal mask revision, as below.
*
Double-buffered register. Actual working registers are loaded during software DPA reset.
See register 8h for details.
Bit 1
0
0
1
1
Bit 0
0
1
0
1
Delay Elements
16
32
Reserved
64
48
160
24
80
12
40
CLK Range, MHz
n
o
e
A
B
C
C
D
E
F
G
R
7
t
B
6
t
B
5
t
1
1
1
1
0
1
1
1
B
4
t
B
3
t
1
1
1
1
1
1
0
1
B
2
t
B
1
0
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
2
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PDF描述
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參數(shù)描述
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ICS1524M 制造商:ICS 制造商全稱:ICS 功能描述:Dual Output Phase Controlled SSTL-3/PECL Clock Generator
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