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參數(shù)資料
| 型號： | HYS72T128001HR |
| 廠商： | QIMONDA |
| 英文描述： | 240-Pin Registered DDR SDRAM Modules |
| 中文描述： | 240針DDR SDRAM內(nèi)存模塊注冊 |
| 文件頁數(shù)： | 17/40頁 |
| 文件大?。?/td> | 1050K |
| 代理商： | HYS72T128001HR |
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Internet Data Sheet
Rev. 1.4, 2007-02
03062006-GD6J-14FP
17
HYS72T[128/256]00xHR–[3S/3.7/5]–A
Registered DDR2 SDRAM Modules
CKE minimum pulse width ( high and low pulse
width)
Average clock low pulse width
Auto-Precharge write recovery + precharge time
Minimum time clocks remain ON after CKE
asynchronously drops LOW
DQ and DM input hold time
DQ and DM input pulse width for each input
DQS output access time from CK / CK
DQS input high pulse width
DQS input low pulse width
DQS-DQ skew for DQS & associated DQ signals
t
DQSQ
DQS latching rising transition to associated clock
edges
DQ and DM input setup time
DQS falling edge hold time from CK
DQS falling edge to CK setup time
CK half pulse width
t
CKE
3
—
nCK
12)
t
CL.AVG
t
DAL
t
DELAY
0.48
WR +
t
nRP
t
IS
+
t
CK .AVG
+
t
IH
175
0.35
–400
0.35
0.35
—
–0.25
0.52
—
—
t
CK.AVG
nCK
ns
1)1)
13)14)
t
DH.BASE
t
DIPW
t
DQSCK
t
DQSH
t
DQSL
—
—
+400
—
—
240
+0.25
ps
t
CK.AVG
ps
t
CK.AVG
t
CK.AVG
ps
t
CK.AVG
19)20)15)
9)
16)
t
DQSS
17)
t
DS.BASE
t
DSH
t
DSS
t
HP
100
0.2
0.2
Min(
t
CH.ABS
,
t
CL.ABS
)
—
275
0.6
200
2
×
t
AC.MIN
t
AC.MIN
0
2
0
t
HP
–
t
QHS
—
0.9
0.4
7.5
0.35
0.4
15
7.5
2
7 – AL
––
—
—
__
ps
t
CK.AVG
t
CK.AVG
ps
18)19)20)
17)
17)
21)
Data-out high-impedance time from CK / CK
Address and control input hold time
Control & address input pulse width for each input
t
IPW
Address and control input setup time
DQ low impedance time from CK/CK
DQS/DQS low-impedance time from CK / CK
MRS command to ODT update delay
Mode register set command cycle time
OCD drive mode output delay
DQ/DQS output hold time from DQS
DQ hold skew factor
Read preamble
Read postamble
Internal Read to Precharge command delay
Write preamble
Write postamble
Write recovery time
Internal write to read command delay
Exit power down to read command
Exit active power-down mode to read command
(slow exit, lower power)
t
HZ
t
IH.BASE
t
AC.MAX
—
—
—
t
AC.MAX
t
AC.MAX
12
—
12
—
340
1.1
0.6
—
—
0.6
—
—
—
—
ps
ps
t
CK.AVG
ps
ps
ps
ns
nCK
ns
ps
ps
t
CK.AVG
t
CK.AVG
ns
t
CK.AVG
t
CK.AVG
ns
ns
nCK
nCK
9)22)
25)23)
t
IS.BASE
t
LZ.DQ
t
LZ.DQS
t
MOD
t
MRD
t
OIT
t
QH
t
QHS
t
RPRE
t
RPST
t
RTP
t
WPRE
t
WPST
t
WR
t
WTR
t
XARD
t
XARDS
24)25)
9)22)
9)22)
1)
1)
26)
27)
28)29)
28)30)
31)
31)
31)32)
Parameter
Symbol
DDR2–667
Unit
Note
1)2)3)4)5)6)7)
8)
Min.
Max.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HYS72T128001HR-5-A | 240-Pin Registered DDR SDRAM Modules |
| HYS72T256000HR | 240-Pin Registered DDR SDRAM Modules |
| HYS72T256000HR-3.7-A | 240-Pin Registered DDR SDRAM Modules |
| HYS72T256000HR-3S-A | 240-Pin Registered DDR SDRAM Modules |
| HYS72T256000HR-5-A | 240-Pin Registered DDR SDRAM Modules |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HYS72T128001HR-5-A | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin Registered DDR SDRAM Modules |
| HYS72T128020EU-2.5-B2 | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T128020EU-25F-B2 | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T128020EU-3.7-B2 | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
| HYS72T128020EU-3-B2 | 制造商:QIMONDA 制造商全稱:QIMONDA 功能描述:240-Pin unbuffered DDR2 SDRAM Modules |
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