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參數(shù)資料
| 型號： | HYS72D16000GR-8-A |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Registered DDR SDRAM-Modules |
| 中文描述： | 注冊DDR SDRAM內(nèi)存模塊 |
| 文件頁數(shù)： | 17/28頁 |
| 文件大?。?/td> | 676K |
| 代理商： | HYS72D16000GR-8-A |
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HYS72D[16000/32001]GR-[7/8]-A
Registered DDR SDRAM Modules
Electrical Characteristics
Data Sheet
17
Rev. 1.04, 2004-01
10282003-ROLI-0GQ8
3.2
Current Specification and Conditions
3.3
AC Characteristics
Table 10
Parameter
AC Timing - Absolute Specifications –8/–7
Symbol
–8
–7
Unit Note/
Test Condition
1)
DDR200
Min.
–0.8
–0.8
0.45
0.45
min. (
t
CL
,
t
CH
)
8
10
10
0.6
0.6
2.5
DDR266A
Min.
–0.75
–0.75
0.45
0.45
min. (
t
CL
,
t
CH
)
7
7.5
—
0.5
0.5
2.2
Max.
+0.8
+0.8
0.55
0.55
Max.
+0.75
+0.75
0.55
0.55
DQ output access time from CK/CK
DQS output access time from CK/CK
CK high-level width
CK low-level width
Clock Half Period
Clock cycle time
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK2.5
t
CK2
t
CK1.5
t
DH
t
DS
t
IPW
ns
ns
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
12
12
12
—
—
—
12
12
—
—
—
—
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
CL = 1.5
2)3)4)5)
2)3)4)5)
DQ and DM input hold time
DQ and DM input setup time
Control and Addr. input pulse width
(each input)
DQ and DM input pulse width (each
input)
Data-out high-impedance time from
CK/CK
Data-out low-impedance time from
CK/CK
Write command to 1
st
DQS latching
transition
DQS-DQ skew (DQS and associated
DQ signals)
Data hold skew factor
DQ/DQS output hold time
2)3)4)5)
2)3)4)5)6)
t
DIPW
2.0
—
1.75
—
ns
2)3)4)5)6)
t
HZ
–0.8
+0.8
–0.75
+0.75
ns
2)3)4)5)7)
t
LZ
–0.8
+0.8
–0.75
+0.75
ns
2)3)4)5)7)
t
DQSS
0.75
1.25
0.75
1.25
t
CK
2)3)4)5)
t
DQSQ
—
+0.6
—
+0.5
ns
2)3)4)5)
t
QHS
t
QH
—
t
HP
–
t
QHS
0.35
1.0
—
—
t
HP
–
t
QHS
0.35
0.75
—
ns
ns
2)3)4)5)
2)3)4)5)
DQS input low (high) pulse width (write
cycle)
DQS falling edge to CK setup time
(write cycle)
DQS falling edge hold time from CK
(write cycle)
Mode register set command cycle time
t
MRD
Write preamble setup time
Write postamble
Write preamble
t
DQSL,H
—
—
t
CK
2)3)4)5)
t
DSS
0.2
—
0.2
—
t
CK
2)3)4)5)
t
DSH
0.2
—
0.2
—
t
CK
2)3)4)5)
2
0
0.40
0.25
—
—
0.60
—
2
0
0.40
0.25
—
—
0.60
—
t
CK
ns
t
CK
t
CK
2)3)4)5)
t
WPRES
t
WPST
t
WPRE
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| HYS72D256520GR | 184 Pin Registered Double Data Rate SDRAM Modules |
| HYS72D32000GR-7-A | Connectors, PCB header and jumpers Multipole |
| HYS72D128020GR-8-A | Cable Termination Tool; For Use With:MediaFlex and Interface Outlets, GigaFlex Modules; Connector Type:Modular RoHS Compliant: NA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| HYS72D16000GU-8-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Unbuffered DDR SDRAM-Modules |
| HYS72D16500GR | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Low Profile DDR SDRAM-Modules |
| HYS72D16500GR-7 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DDR Synchronous DRAM |
| HYS72D16500GR-7-A | 制造商:INFINEON 制造商全稱:Infineon Technologies AG 功能描述:Low Profile DDR SDRAM-Modules |
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