參數(shù)資料
型號： HYB25D256400BT-8
英文描述： ?256Mbit (64Mx4) DDR200 (2-2-2)?
中文描述： ？的256Mbit（64Mx4）DDR200（2-2-2）？
文件頁數(shù)： 59/76頁
文件大小： 1218K
代理商： HYB25D256400BT-8
2002-05-06
Page 5
9
of 76
HYB25D128400/800/160AT(L)
128-Mbit Double Data Rate SDRAM
Electrical Characteristics & AC Timing - Absolute Specifications
(0
°
C
≤
T
A
≤
70
°
C
;
V
DDQ
= 2.5V
±
0.2V; V
DD
= 2.5V
±
0.2V, See AC Characteristics)
(Part 1 of 2)
Symbol
Parameter
DDR200
-8
DDR266A
-7
DDR333
-6
Unit
N
otes
Min
Max
Min
Max
Min
Max
t
AC
DQ output access time from CK/CK
0.8
+
0.8
0.75
+
0.75
0.7
+
0.7
ns
1-4
t
DQSCK
DQS output access time from CK/CK
0.8
+
0.8
0.75
+
0.75
0.6
+
0.6
ns
1-4
t
C
H
CK high-level width
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
1-4
t
CL
CK low-level width
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
1-4
t
H
P
Clock
H
alf Period
min (t
CL
, t
C
H
)
min (t
CL
, t
C
H
)
min (t
CL
, t
C
H
)
ns
1-4
t
CK
Clock cycle time
CL = 3.0
8
12
7
12
6
12
ns
1-4
t
CK
CL = 2.5
8
12
7
12
6
12
ns
1-4
t
CK
CL = 2.0
10
12
7.5
12
7.5
12
ns
1-4
t
D
H
DQ and DM input hold time
0.5
0.5
0.45
ns
1-4
t
DS
DQ and DM input setup time
0.5
0.5
0.45
ns
1-4
t
IP
W
Control and Addr. input pulse width (each input)
2.5
2.2
2.2
ns
1-4,10
t
DIP
W
DQ and DM input pulse width (each input)
2.0
1.75
1.75
ns
1-4,10
t
HZ
Data-out high-impedence time from CK/CK
0.8
+
0.8
0.75
+
0.75
0.7
+
0.7
ns
1-4, 5
t
L
Z
Data-out low-impedence time from CK/CK
0.8
+
0.8
0.75
+
0.75
0.7
+
0.7
ns
1-4, 5
t
DQSS
W
rite command to 1st DQS latching transition
0.75
1.25
0.75
1.25
0.75
1.25
t
CK
1-4
t
DQSQ
DQS-DQ skew (DQS
&
associated DQ signals)
+
0.6
+
0.5
+
0.45
ns
1-4
t
Q
H
S
Data hold skew factor
1.0
0.75
0.55
ns
1-4
t
Q
H
DQ output hold time from DQS
t
H
P
-t
Q
H
S
t
H
P
-t
Q
H
S
t
H
P
-t
Q
H
S
ns
1-4
t
DQSL,
H
DQS input low (high) pulse width (write cycle)
0.35
0.35
0.35
t
CK
1-4
t
DSS
DQS falling edge to CK setup time (write cycle)
0.2
0.2
0.2
t
CK
1-4
t
DS
H
DQS falling edge hold time from CK (write cycle)
0.2
0.2
0.2
t
CK
1-4
t
MRD
Mode register set command cycle time
2
2
2
t
CK
1-4
t
W
PR
E
S
W
rite preamble setup time
0
0
0
ns
1-4, 7
t
W
PST
W
rite postamble
0.40
0.60
0.40
0.60
0.40
0.60
t
CK
1-4, 6
t
W
PR
E
W
rite preamble
0.25
0.25
0.25
t
CK
1-4
t
IS
Address and control input setup
time
fast slew rate
1.1
0.
9
0.75
ns
2-4,
10,11
slow slew rate
1.1
1.0
0.8
ns
t
I
H
Address and control input hold
time
fast slew rate
1.1
0.
9
0.75
ns
slow slew rate
1.1
1.0
0.8
ns
t
RPR
E
Read preamble
0.
9
1.1
0.
9
1.1
0.
9
1.1
t
CK
1-4
t
RPST
Read postamble
0.40
0.60
0.40
0.60
0.40
0.60
t
CK
1-4
t
RAS
Active to Precharge command
50
120,000
45
120,000
42
70,000
ns
1-4
t
RC
Active to Active/Auto-refresh command period
70
65
60
ns
1-4
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