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參數(shù)資料
| 型號： | HY5DU28822BT-X |
| 廠商： | Hynix Semiconductor Inc. |
| 英文描述： | 128M-S DDR SDRAM |
| 中文描述： | 128M的，擰DDR SDRAM內(nèi)存 |
| 文件頁數(shù)： | 31/33頁 |
| 文件大?。?/td> | 343K |
| 代理商： | HY5DU28822BT-X |
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HY5DU28422B(L)T
HY5DU28822B(L)T
Rev. 0.3/May. 02
31
14. DQS, DM and DQ input slew rate is specified to prevent double clocking of data and preserve setup and hold times. Signal
transitions through the DC region must be monotonic.
15. tDAL = (tDPL / tCK ) + (tRP / tCK ). For each of the terms above, if not already an integer, round to the next highest integer.
tCK is equal to the actual system clock cycle time.
Example: For DDR266B at CL=2.5 and tCK = 7.5 ns,
tDAL = (15 ns / 7.5 ns) + (20 ns / 7.5 ns) = (2.00) + (2.67)
Round up each non-integer to the next highest integer: = (2) + (3), tDAL = 5 clocks
16. For the parts which do not has internal RAS lockout circuit, Active to Read with Auto precharge delay should be
tRAS - (BL/2) x tCK.
17. tHZ and tLZ transitions occur in the same access time windows as valid data trasitions. These parameters are not referenced
to a specific voltage level but specify when the device output is no longer driving (HZ), or begins driving (LZ).
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PDF描述 |
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參數(shù)描述 |
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