參數(shù)資料
型號(hào)： HY57V161610ET-6
廠商： HYNIX SEMICONDUCTOR INC
元件分類(lèi)： DRAM
英文描述： 2 Banks x 512K x 16 Bit Synchronous DRAM
中文描述： 1M X 16 SYNCHRONOUS DRAM, 5.5 ns, PDSO50
封裝： 0.400 X 0.825 INCH, 0.80 MM PITCH, TSOP2-50
文件頁(yè)數(shù)： 2/13頁(yè)
文件大?。?/td> 181K
代理商： HY57V161610ET-6
HY57V161610E
Rev. 0.2 / Aug. 2003
2
PIN CONFIGURATION
VSS
25
26
VDDQ
LDQM
/WE
/CAS
/RAS
/CS
A11
A10
A0
A1
A2
A3
V
DD
0.8mm pin pitch
V
SS
DQ15
DQ14
VSSQ
DQ13
DQ12
VDDQ
DQ11
DQ10
VSSQ
DQ9
DQ8
VDDQ
NC
UDQM
CLK
CKE
NC
A9
A8
A7
A6
A5
A4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
50
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
V
DD
DQ0
DQ1
V
SSQ
DQ2
DQ3
V
DDQ
DQ4
DQ5
V
SSQ
DQ6
DQ7
50pin TSOP II
400mil x 825mil
PIN DESCRIPTION
PIN
PIN NAME
DESCRIPTION
CLK
Clock
The system clock input. All other inputs are referenced to the SDRAM on the rising
edge of CLK.
CKE
Clock Enable
Controls internal clock signal and when deactivated, the SDRAM will be one of the
states among power down, suspend or self refresh.
CS
Chip Select
Command input enable or mask except CLK, CKE and DQM
BA
Bank Address
Select either one of banks during both RAS and CAS activity.
A0 ~ A10
Address
Row Address : RA0 ~ RA10, Column Address : CA0 ~ CA7
Auto-precharge flag : A10
RAS, CAS, WE
Row Address Strobe,
Column Address Strobe, Write
Enable
RAS, CAS and WE define the operation.
Refer function truth table for details
LDQM, UDQM
Data Input/Output Mask
DQM control output buffer in read mode and mask input data in write mode
DQ0 ~ DQ15
Data Input/Output
Multiplexed data input / output pin
V
DD
/V
SS
Power Supply/Ground
Power supply for internal circuit and input buffer
V
DDQ
/V
SSQ
Data Output Power/Ground
Power supply for DQ
NC
No Connection
No connection
相關(guān)PDF資料
PDF描述
HY57V161610ET-7 2 Banks x 512K x 16 Bit Synchronous DRAM
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HY57V161610ET-15 2 Banks x 512K x 16 Bit Synchronous DRAM
HY57V161610ET-5 2 Banks x 512K x 16 Bit Synchronous DRAM
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參數(shù)描述
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HY57V161610ET-8I 制造商:HYNIX 制造商全稱:Hynix Semiconductor 功能描述:2 Banks x 512K x 16 Bit Synchronous DRAM
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