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參數(shù)資料
| 型號： | HW-V5GBE-DK-UNI-G-J |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 81/91頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT DEV GIGABIT ETHERNET VIRTEX5 |
| 產(chǎn)品變化通告： | Product Notice_Dev Systems Product |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | Virtex®-5 LXT |
| 類型： | FPGA |
| 適用于相關(guān)產(chǎn)品： | XC5VLX50T-FFG1136 |
| 所含物品： | 板 - 不包括電源 - |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
82
TPSDCMPLL_0/
TPHDCMPLL_0
No Delay Global Clock and IFF(2) with DCM and
PLL in Source-Synchronous Mode
XC5VTX150T
N/A
0.40
0.89
0.40
0.94
ns
XC5VTX240T
N/A
0.38
1.12
0.39
1.17
ns
XC5VFX30T
0.34
0.83
0.36
0.87
0.37
0.92
ns
XC5VFX70T
0.29
0.75
0.32
0.78
0.32
0.83
ns
XC5VFX100T
0.35
0.90
0.35
0.92
0.35
0.96
ns
XC5VFX130T
0.33
1.07
0.37
1.11
0.41
1.16
ns
XC5VFX200T
N/A
0.29
1.42
0.33
1.46
ns
Notes:
1.
Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the
Global Clock input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global
Clock input signal using the fastest process, lowest temperature, and highest voltage. The timing values were measured using the fine-phase
adjustment feature of the DCM. These measurements include CMT jitter; DCM CLK0 driving PLL, PLL CLKOUT0 driving BUFG. Package
skew is not included in these measurements.
2.
IFF = Input Flip-Flop.
Table 97: Global Clock Setup and Hold With DCM and PLL in Source-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-
3
-
2
-
1
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