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參數(shù)資料
型號： HW-V5-ML506-UNI-G-J
廠商： Xilinx Inc
文件頁數(shù)： 40/91頁
文件大?。?/td> 0K
描述： EVALUATION PLATFORM VIRTEX-5
標準包裝： 1
系列： Virtex®-5 SXT
類型： DSP
適用于相關(guān)產(chǎn)品： XC5VSX50TFFG1136
所含物品： 開發(fā)平臺，DVI 適配器和小型閃存卡
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
45
TCXB
CX inputs to CMUX output
0.33
0.36
0.42
ns, Max
TCXD
CX inputs to DMUX output
0.37
0.42
0.49
ns, Max
TDXD
DX inputs to DMUX output
0.38
0.42
0.49
ns, Max
TOPCYA
An input to COUT output
0.43
0.50
0.59
ns, Max
TOPCYB
Bn input to COUT output
0.39
0.44
0.51
ns, Max
TOPCYC
Cn input to COUT output
0.33
0.37
0.43
ns, Max
TOPCYD
Dn input to COUT output
0.30
0.34
0.40
ns, Max
TAXCY
AX input to COUT output
0.36
0.42
0.50
ns, Max
TBXCY
BX input to COUT output
0.26
0.30
0.37
ns, Max
TCXCY
CX input to COUT output
0.20
0.22
0.26
ns, Max
TDXCY
DX input to COUT output
0.20
0.22
0.26
ns, Max
TBYP
CIN input to COUT output
0.09
0.10
0.11
ns, Max
TCINA
CIN input to AMUX output
0.24
0.27
0.31
ns, Max
TCINB
CIN input to BMUX output
0.27
0.30
0.35
ns, Max
TCINC
CIN input to CMUX output
0.29
0.32
0.36
ns, Max
TCIND
CIN input to DMUX output
0.31
0.35
0.41
ns, Max
Sequential Delays
TCKO
Clock to AQ – DQ outputs
0.35
0.40
0.47
ns, Max
Setup and Hold Times of CLB Flip-Flops Before/After Clock CLK
TDICK/TCKDI
AX – DX input to CLK on A – D Flip Flops
0.36
0.19
0.41
0.21
0.49
0.24
ns, Min
TRCK
DX input to CLK when used as REV
0.37
0.42
0.51
ns, Min
TCECK/TCKCE
CE input to CLK on A – D Flip Flops
0.18
–0.04
0.20
–0.04
0.23
–0.04
ns, Min
TSRCK/TCKSR
SR input to CLK on A – D Flip Flops
0.41
–0.19
0.49
–0.19
0.59
–0.19
ns, Min
TCINCK/TCKCIN
CIN input to CLK on A – D Flip Flops
0.14
0.16
0.18
0.19
ns, Min
Set/Reset
TSRMIN
SR input minimum pulse width
0.90
ns, Min
TRQ
Delay from SR or REV input to AQ – DQ flip-flops
0.74
0.86
1.03
ns, Max
TCEO
Delay from CE input to AQ – DQ flip-flops
0.46
0.52
0.63
ns, Max
FTOG
Toggle frequency (for export control)
1412
1265
1098
MHz
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values cannot be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
2.
These items are of interest for Carry Chain applications.
Table 65: CLB Switching Characteristics (Cont’d)
Symbol
Description
Speed Grade
Units
-3
-2
-1
相關(guān)PDF資料
PDF描述
RCB06DHLT CONN EDGECARD 12POS DIP .050 SLD
AP2151FMG-7 IC PWR SW USB 1CH 0.5A HI 6DFN
RBA18DTKH-S288 CONN EDGECARD 36POS .125 EXTEND
VE-J4Y-EZ CONVERTER MOD DC/DC 3.3V 16.5W
SDR-GY SCOTCH CODE REFILL GREY
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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HW-V5-ML521-UNI-G 功能描述:EVALUATION PLATFORM VIRTEX-5 RoHS:是 類別:編程器，開發(fā)系統(tǒng) >> 過時/停產(chǎn)零件編號 系列:Virtex®-5 FXT/LXT 標準包裝:1 系列:- 傳感器類型:CMOS 成像，彩色（RGB） 傳感范圍:WVGA 接口:I²C 靈敏度:60 fps 電源電壓:5.7 V ~ 6.3 V 嵌入式:否 已供物品:成像器板 已用 IC / 零件:KAC-00401 相關(guān)產(chǎn)品:4H2099-ND - SENSOR IMAGE WVGA COLOR 48-PQFP4H2094-ND - SENSOR IMAGE WVGA MONO 48-PQFP
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