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參數(shù)資料
| 型號： | HW-V5-ML505-UNI-G-J |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 68/91頁 |
| 文件大?。?/td> | 0K |
| 描述： | VIRTEX-5 LXT ML505 EVAL PLATFORM |
| 標準包裝： | 1 |
| 系列： | Virtex®-5 LXT |
| 類型： | FPGA |
| 適用于相關產品： | XC5VSX50TFFG1136 |
| 所含物品： | 評估平臺，適配器，線纜，小型閃存卡 - 不包括電源 - |
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Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
70
TPSFD/ TPHFD
Full Delay (Legacy Delay or Default Delay)
Global Clock and IFF(2) without DCM or PLL
XC5VTX150T
N/A
2.35
–0.82
2.59
–0.82
ns
XC5VTX240T
N/A
2.59
–0.85
2.87
–0.85
ns
XC5VFX30T
2.05
–0.27
2.25
–0.27
2.57
–0.27
ns
XC5VFX70T
1.85
–0.30
2.06
–0.30
2.35
–0.30
ns
XC5VFX100T
2.20
–0.42
2.38
–0.42
2.66
–0.42
ns
XC5VFX130T
2.33
–0.55
2.59
–0.54
2.95
–0.54
ns
XC5VFX200T
N/A
2.52
–0.43
2.81
–0.43
ns
Notes:
1.
Setup and Hold times are measured over worst case conditions (process, voltage, temperature). Setup time is measured relative to the
Global Clock input signal using the slowest process, highest temperature, and lowest voltage. Hold time is measured relative to the Global
Clock input signal using the fastest process, lowest temperature, and highest voltage.
2.
IFF = Input Flip-Flop or Latch
3.
A Zero "0" Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed "best-case", but if a "0"
is listed, there is no positive hold time.
Table 91: Global Clock Setup and Hold Without DCM or PLL (Cont’d)
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
相關PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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