參數(shù)資料
型號(hào)： HW-V5-ML505-UNI-G-J
廠商： Xilinx Inc
文件頁(yè)數(shù)： 64/91頁(yè)
文件大?。?/td> 0K
描述： VIRTEX-5 LXT ML505 EVAL PLATFORM
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-5 LXT
類型： FPGA
適用于相關(guān)產(chǎn)品： XC5VSX50TFFG1136
所含物品： 評(píng)估平臺(tái)，適配器，線纜，小型閃存卡 - 不包括電源 -
Virtex-5 FPGA Data Sheet: DC and Switching Characteristics
DS202 (v5.3) May 5, 2010
Product Specification
67
Table 89: Global Clock Input to Output Delay With DCM and PLL in System-Synchronous Mode
Symbol
Description
Device
Speed Grade
Units
-3
-2
-1
LVCMOS25 Global Clock Input to Output Delay using Output Flip-Flop, 12mA, Fast Slew Rate, with DCM and PLL
in System-Synchronous Mode
TICKOFDCM_PLL
Global Clock and OUTFF with DCM and PLL
XC5VLX20T
N/A
2.45
2.84
ns
XC5VLX30
2.25
2.48
2.84
ns
XC5VLX30T
2.25
2.48
2.84
ns
XC5VLX50
2.27
2.50
2.86
ns
XC5VLX50T
2.27
2.50
2.86
ns
XC5VLX85
2.33
2.55
2.91
ns
XC5VLX85T
2.33
2.55
2.91
ns
XC5VLX110
2.38
2.61
2.97
ns
XC5VLX110T
2.38
2.61
2.97
ns
XC5VLX155
2.43
2.66
3.01
ns
XC5VLX155T
2.43
2.66
3.01
ns
XC5VLX220
N/A
2.75
3.09
ns
XC5VLX220T
N/A
2.75
3.09
ns
XC5VLX330
N/A
2.92
3.28
ns
XC5VLX330T
N/A
2.92
3.28
ns
XC5VSX35T
2.36
2.59
2.94
ns
XC5VSX50T
2.38
2.61
2.96
ns
XC5VSX95T
N/A
2.56
2.91
ns
XC5VSX240T
N/A
2.92
3.27
ns
XC5VTX150T
N/A
2.69
3.06
ns
XC5VTX240T
N/A
2.70
3.06
ns
XC5VFX30T
2.47
2.74
3.11
ns
XC5VFX70T
2.40
2.66
3.03
ns
XC5VFX100T
2.25
2.51
2.91
ns
XC5VFX130T
2.32
2.59
2.98
ns
XC5VFX200T
N/A
2.79
3.18
ns
Notes:
1.
Listed above are representative values where one global clock input drives one vertical clock line in each accessible column, and where all
accessible IOB and CLB flip-flops are clocked by the global clock net.
2.
DCM and PLL output jitter are already included in the timing calculation.
相關(guān)PDF資料
PDF描述
N001-005-BL CABLE PATCH CAT5E BLUE 5'
HW-V4-ML402-UNI-G-J EVALUATION PLATFORM VIRTEX-4
HW-V5-ML501-UNI-G-J EVALUATION PLATFORM VIRTEX-5
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R-729.0P CONV DC/DC 2A 12-28VIN 9V
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