參數(shù)資料
型號(hào): HI-7159A
廠商: Intersil Corporation
英文描述: 128 MACROCELL 3.3 VOLT ISP CPLD - NOT RECOMMENDED for NEW DESIGN
中文描述: 微處理器兼容,5-1/2位A / D轉(zhuǎn)換
文件頁(yè)數(shù): 4/14頁(yè)
文件大小: 210K
代理商: HI-7159A
4
Timing Waveforms
FIGURE 1A. WRITE
FIGURE 1B. WRITE TO READ CYCLE
FIGURE 1C. WRITE TO WRITE CYCLE
FIGURE 1D. READ
FIGURE 1E. READ TO WRITE CYCLE
FIGURE 1. PARALLEL MODE TIMING
FIGURE 2A. SERIAL MODE 0 TIMING
NOTE: All input timing shown is defined at 50% points.
FIGURE 2B. SERIAL MODE TIMING
WR
CS
P0 - P7
DATA IN
t
1
t
2
t
3
t
4
t
1
WR
RD
t
A
WR
t
A
CS
RD
t
7
P0 - P7
DATA OUT
t
5
t
5
t
6
RD
WR
t
B
RXD/TXD
(PIN 16)
D0
D1
D2
D3
D4
D5
D6
D7
D1
D2
D3
D4
D5
D6
D7
RXD/TXD
(PIN 16)
CLK
(HI-7159A TRANSMITTING)
(HI-7159A RECEIVING)
D0
t
C
t
D
t
E
(PIN 15)
CS
TXD OR RXD
PARITY
STOP
START
D0
D1
D2
D3
D4
D5
D6
D7
(SERIAL MODE 1)
0
1
2
3
4
5
6
7
8
9
10 11 12 13 14 15
DATA CLOCK
BIT DETECTOR
SAMPLE TIME
t
f
HI-7159A
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