- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄370573 > HF234GT100D3201 (Hitachi,Ltd.) H8S/2345 F-ZTAT Hardware Manual PDF資料下載
參數(shù)資料
| 型號： | HF234GT100D3201 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | H8S/2345 F-ZTAT Hardware Manual |
| 中文描述： | H8S/2345的F - ZTAT硬件手冊 |
| 文件頁數(shù)： | 152/907頁 |
| 文件大?。?/td> | 3277K |
| 代理商： | HF234GT100D3201 |
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133
6.1.3
Pin Configuration
Table 6.1 summarizes the pins of the bus controller.
Table 6.1
Bus Controller Pins
Name
Symbol
AS
I/O
Function
Address strobe
Output
Strobe signal indicating that address output on address
bus is enabled.
Read
RD
Output
Strobe signal indicating that external space is being
read.
High write
HWR
Output
Strobe signal indicating that external space is to be
written, and upper half (D
15
to D
8
) of data bus is enabled.
Strobe signal indicating that external space is to be
written, and lower half (D
7
to D
0
) of data bus is enabled.
Strobe signal indicating that areas 0 to 3 are selected.
Low write
LWR
Output
Chip select 0 to 3
CS0
to
CS3
WAIT
Output
Wait
Input
Wait request signal when accessing external 3-state
access space.
Bus request
BREQ
BACK
Input
Request signal that releases bus to external device.
Bus request
acknowledge
Output
Acknowledge signal indicating that bus has been
released.
6.1.4
Register Configuration
Table 6.2 summarizes the registers of the bus controller.
Table 6.2
Bus Controller Registers
Initial Value
Name
Abbreviation
R/W
Power-On
Reset
Manual
Reset
Address
*
1
Bus width control register
ABWCR
R/W
H'FF/H'00
*
2
Retained
H'FED0
Access state control register
ASTCR
R/W
H'FF
Retained
H'FED1
Wait control register H
WCRH
R/W
H'FF
Retained
H'FED2
Wait control register L
WCRL
R/W
H'FF
Retained
H'FED3
Bus control register H
BCRH
R/W
H'D0
Retained
H'FED4
Bus control register L
Notes: 1. Lower 16 bits of the address.
2. Determined by the MCU operating mode.
BCRL
R/W
H'3C
Retained
H'FED5
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PDF描述 |
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