參數(shù)資料
型號： HEF4027BPN
廠商： NXP SEMICONDUCTORS
元件分類： 通用總線功能
英文描述： Dual JK flip-flop
中文描述： 4000/14000/40000 SERIES, DUAL POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16
封裝： PLASTIC, DIP-16
文件頁數(shù)： 4/5頁
文件大?。?/td> 64K
代理商： HEF4027BPN
January 1995
4
Philips Semiconductors
Product specification
Dual JK flip-flop
HEF4027B
flip-flops
C
D
→
O
LOW to HIGH
5
75
35
25
60
30
20
60
30
20
25
10
5
0
0
5
40
15
12
45
20
15
15
10
5
150 ns
70 ns
50 ns
120 ns
60 ns
40 ns
120 ns
60 ns
40 ns
48 ns
+
(0,55 ns/pF) C
L
24 ns
+
(0,23 ns/pF) C
L
17 ns
+
(0,16 ns/pF) C
L
10 ns
+
(1,0 ns/pF) C
L
9 ns
+
(0,42 ns/pF) C
L
6 ns
+
(0,28 ns/pF) C
L
10 ns
+
(1,0 ns/pF) C
L
9 ns
+
(0,42 ns/pF) C
L
6 ns
+
(0,28 ns/pF) C
L
10
15
t
PLH
Output transition times
HIGH to LOW
5
10
15
t
THL
5
LOW to HIGH
10
15
t
TLH
Set-up time
J,K
→
CP
5
50
30
20
25
20
15
80
30
24
90
40
30
20
15
10
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
MHz
MHz
MHz
see also waveforms
Figs 4 and 5
10
15
t
su
Hold time
J,K
→
CP
5
10
15
t
hold
Minimum clock
pulse width; LOW
5
10
15
t
WCPL
Minimum S
D
, C
D
pulse width; HIGH
5
t
WSDH,
t
WCDH
10
15
Recovery time
for S
D
, C
D
5
t
RSD,
t
RCD
10
15
Maximum clock
pulse frequency
J = K = HIGH
5
4
8
see also waveforms
Fig.4
10
15
f
max
12
15
25
30
V
DD
V
TYPICAL FORMULA FOR P (
μ
W)
Dynamic power
dissipation per
package (P)
5
900 f
i
+ ∑
(f
o
C
L
)
×
V
DD2
4 500 f
i
+ ∑
(f
o
C
L
)
×
V
DD2
13 200 f
i
+ ∑
(f
o
C
L
)
×
V
DD2
where
f
i
= input freq. (MHz)
f
o
= output freq. (MHz)
C
L
= load capacitance (pF)
∑
(f
o
C
L
) = sum of outputs
V
DD
= supply voltage (V)
10
15
V
DD
V
SYMBOL
MIN.
TYP.
MAX.
TYPICAL EXTRAPOLATION
FORMULA
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