參數(shù)資料
型號： HEF4027BPN
廠商： NXP SEMICONDUCTORS
元件分類： 通用總線功能
英文描述： Dual JK flip-flop
中文描述： 4000/14000/40000 SERIES, DUAL POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16
封裝： PLASTIC, DIP-16
文件頁數(shù)： 3/5頁
文件大小： 64K
代理商： HEF4027BPN
January 1995
3
Philips Semiconductors
Product specification
Dual JK flip-flop
HEF4027B
flip-flops
AC CHARACTERISTICS
V
SS
= 0 V; T
amb
= 25
°
C; C
L
= 50 pF; input transition times
≤
20 ns
V
DD
V
SYMBOL
MIN.
TYP.
MAX.
TYPICAL EXTRAPOLATION
FORMULA
Propagation delays
CP
→
O, O
HIGH to LOW
5
105
40
30
85
35
30
70
30
25
120
45
35
140
55
40
210 ns
80 ns
60 ns
170 ns
70 ns
60 ns
140 ns
60 ns
50 ns
240 ns
90 ns
70 ns
280 ns
110 ns
80 ns
78 ns
+
(0,55 ns/pF) C
L
29 ns
+
(0,23 ns/pF) C
L
22 ns
+
(0,16 ns/pF) C
L
58 ns
+
(0,55 ns/pF) C
L
27 ns
+
(0,23 ns/pF) C
L
22 ns
+
(0,16 ns/pF) C
L
43 ns
+
(0,55 ns/pF) C
L
19 ns
+
(0,23 ns/pF) C
L
17 ns
+
(0,16 ns/pF) C
L
93 ns
+
(0,55 ns/pF) C
L
33 ns
+
(0,23 ns/pF) C
L
27 ns
+
(0,16 ns/pF) C
L
113 ns
+
(0,55 ns/pF) C
L
44 ns
+
(0,23 ns/pF) C
L
32 ns
+
(0,16 ns/pF) C
L
10
15
t
PHL
5
LOW to HIGH
10
15
t
PLH
S
D
→
O
LOW to HIGH
5
10
15
t
PLH
C
D
→
O
HIGH to LOW
5
10
15
t
PHL
S
D
→
O
HIGH to LOW
5
10
15
t
PHL
Fig.3 Logic diagram (one flip-flop).
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