參數(shù)資料
型號(hào)： EVAL-ADUC7029QSZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 16/104頁(yè)
文件大?。?/td> 0K
描述： EVAL DEV SYSTEM FOR ADUC7029
設(shè)計(jì)資源： ADuC70xx Serial Download Protocol
ADuC7029 Dev System Schematic
標(biāo)準(zhǔn)包裝： 1
系列： *
Data Sheet
ADuC7019/20/21/22/24/25/26/27/28/29
Rev. F | Page 19 of 104
Table 9. SPI Slave Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
t
CS
CS to SCLK edge1
(2 × tHCLK) + (2 × tUCLK)
ns
tSL
SCLK low pulse width2
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width2
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
tDOCS
Data output valid after CS edge
25
ns
tSFS
CS high after SCLK edge
0
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
2 tHCLK depends on the clock divider or CD bits in the POWCONMMR. tHCLK = tUCLK/2CD; see Figure 67.
049
55
-05
8
SCLK
(POLARITY = 0)
CS
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MISO
MOSI
MSB IN
BITS 6 TO 1
LSB IN
tDHD
tDSU
MSB
BITS 6 TO 1
LSB
tDOCS
tDAV
tDR
tDF
tCS
Figure 18. SPI Slave Mode Timing (Phase Mode = 0)
相關(guān)PDF資料
PDF描述
EVAL-ADUC824QSZ KIT DEV QUICK START ADUC824
RPS-1K-22-18/2.0-9 HEAT SHRINK SLEEVE
EBM31DCMN CONN EDGECARD 62POS .156 WW
REC5-243.3DRWZ/H/B CONV DC/DC 5W 9-36VIN +/-3.3V
ADR06WARZ-R7 IC VREF SERIES PREC 3V 8SOIC
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參數(shù)描述
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