參數(shù)資料
型號(hào)： EPM7256AETC100-7
廠商： Altera
文件頁數(shù)： 39/64頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 256 100-TQFP
標(biāo)準(zhǔn)包裝： 270
系列： MAX® 7000A
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門數(shù)： 5000
輸入/輸出數(shù)： 84
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
產(chǎn)品目錄頁面： 604 (CN2011-ZH PDF)
其它名稱： 544-2351
44
Altera Corporation
MAX 7000A Programmable Logic Device Data Sheet
Table 24. EPM7256AE Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-7
-10
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.7
0.9
1.2
ns
tIO
I/O input pad and buffer
delay
0.7
0.9
1.2
ns
tFIN
Fast input delay
2.4
2.9
3.4
ns
tSEXP
Shared expander delay
2.1
2.8
3.7
ns
tPEXP
Parallel expander delay
0.3
0.5
0.6
ns
tLAD
Logic array delay
1.7
2.2
2.8
ns
tLAC
Logic control array delay
0.8
1.0
1.3
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
0.9
1.2
1.6
ns
tOD2
Output buffer and pad
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.4
1.7
2.1
ns
tOD3
Output buffer and pad
delay, slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
5.9
6.2
6.6
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
1.5
2.1
2.9
ns
tH
Register hold time
0.7
0.9
1.2
ns
tFSU
Register setup time of fast
input
1.1
1.6
ns
tFH
Register hold time of fast
input
1.4
ns
tRD
Register delay
0.9
1.2
1.6
ns
tCOMB
Combinatorial delay
0.5
0.8
1.2
ns
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