參數(shù)資料
型號： EPM7064BTC100-5N
廠商： Altera
文件頁數(shù)： 40/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 64 100-TQFP
標(biāo)準(zhǔn)包裝： 270
系列： MAX® 7000B
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 5.0ns
電壓電源 - 內(nèi)部： 2.375 V ~ 2.625 V
邏輯元件/邏輯塊數(shù)目： 4
宏單元數(shù)： 64
門數(shù)： 1250
輸入/輸出數(shù)： 68
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 100-TQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
Altera Corporation
45
MAX 7000B Programmable Logic Device Data Sheet
Table 26. EPM7128B Selectable I/O Standard Timing Adder Delays (Part 1 of 2)
I/O Standard
Parameter
Speed Grade
Unit
-4
-7
-10
Min
Max
Min
Max
Min
Max
3.3 V TTL/CMOS
Input to PIA
0.0
ns
Input to global clock and clear
0.0
ns
Input to fast input register
0.0
ns
All outputs
0.0
ns
2.5 V TTL/CMOS
Input to PIA
0.3
0.6
0.8
ns
Input to global clock and clear
0.3
0.6
0.8
ns
Input to fast input register
0.2
0.4
0.5
ns
All outputs
0.2
0.4
0.5
ns
1.8 V TTL/CMOS
Input to PIA
0.5
0.9
1.3
ns
Input to global clock and clear
0.5
0.9
1.3
ns
Input to fast input register
0.4
0.8
1.0
ns
All outputs
1.2
2.3
3.0
ns
SSTL-2 Class I
Input to PIA
1.4
2.6
3.5
ns
Input to global clock and clear
1.2
2.3
3.0
ns
Input to fast input register
1.0
1.9
2.5
ns
All outputs
0.0
ns
SSTL-2 Class II
Input to PIA
1.4
2.6
3.5
ns
Input to global clock and clear
1.2
2.3
3.0
ns
Input to fast input register
1.0
1.9
2.5
ns
All outputs
–0.1
–0.2
–0.3
ns
SSTL-3 Class I
Input to PIA
1.3
2.4
3.3
ns
Input to global clock and clear
1.0
1.9
2.5
ns
Input to fast input register
0.9
1.7
2.3
ns
All outputs
0.0
ns
SSTL-3 Class II
Input to PIA
1.3
2.4
3.3
ns
Input to global clock and clear
1.0
1.9
2.5
ns
Input to fast input register
0.9
1.7
2.3
ns
All outputs
0.0
ns
GTL+
Input to PIA
1.7
3.2
4.3
ns
Input to global clock and clear
1.7
3.2
4.3
ns
Input to fast input register
1.6
3.0
4.0
ns
All outputs
0.0
ns
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PDF描述
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