fACNT Maximum internal arra" />
參數(shù)資料
型號(hào)： EPM3256AFC256-7
廠商： Altera
文件頁(yè)數(shù)： 27/46頁(yè)
文件大?。?/td> 0K
描述： IC MAX 3000A CPLD 256 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： MAX® 3000A
可編程類(lèi)型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 7.5ns
電壓電源 - 內(nèi)部： 3 V ~ 3.6 V
邏輯元件/邏輯塊數(shù)目： 16
宏單元數(shù)： 256
門(mén)數(shù)： 5000
輸入/輸出數(shù)： 161
工作溫度： 0°C ~ 70°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FBGA（17x17）
包裝： 托盤(pán)
Altera Corporation
33
MAX 3000A Programmable Logic Device Family Data Sheet
fACNT
Maximum internal
array clock frequency
192.3
129.9
98.0
MHz
Table 21. EPM3128A Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
–5
–7
–10
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.7
1.0
1.4
ns
tIO
I/O input pad and buffer
delay
0.7
1.0
1.4
ns
tSEXP
Shared expander delay
2.0
2.9
3.8
ns
tPEXP
Parallel expander delay
0.4
0.7
0.9
ns
tLAD
Logic array delay
1.6
2.4
3.1
ns
tLAC
Logic control array delay
0.7
1.0
1.3
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
0.8
1.2
1.6
ns
tOD2
Output buffer and pad
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.3
1.7
2.1
ns
tOD3
Output buffer and pad
delay, slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
5.8
6.2
6.6
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay C1 = 5 pF
4.0
5.0
ns
Table 20. EPM3128A External Timing Parameters
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
–5
–7
–10
Min
Max
Min
Max
Min
Max
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PDF描述
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