參數(shù)資料
| 型號： | EPF8452ALC84-3 |
| 廠商： | Altera |
| 文件頁數(shù)： | 16/62頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLEX 8000A FPGA 4K 84-PLCC |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 75 |
| 系列： | FLEX 8000 |
| LAB/CLB數(shù)： | 42 |
| 邏輯元件/單元數(shù)： | 336 |
| 輸入/輸出數(shù)： | 68 |
| 門數(shù)： | 4000 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 84-LCC（J 形引線） |
| 供應商設備封裝： | 84-PLCC（29.31x29.31） |
| 其它名稱： | 544-2256-5 |
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Altera Corporation
23
FLEX 8000 Programmable Logic Device Family Data Sheet
FL
EX
800
0
3
Table 5 lists the source of the peripheral control signal for each FLEX 8000
device by row.
Output
Configuration
This section discusses slew-rate control and MultiVolt I/O interface
operation for FLEX 8000 devices.
Slew-Rate Control
The output buffer in each IOE has an adjustable output slew rate that can
be configured for low-noise or high-speed performance. A slow slew rate
reduces system noise by slowing signal transitions, adding a maximum
delay of 3.5 ns. The slow slew-rate setting affects only the falling edge of
a signal. The fast slew rate should be used for speed-critical outputs in
systems that are adequately protected against noise. Designers can specify
the slew rate on a pin-by-pin basis during design entry or assign a default
slew rate to all pins on a global basis.
f For more information on high-speed system design, go to Application
Table 5. Row Sources of FLEX 8000 Peripheral Control Signals
Peripheral
Control Signal
EPF8282A
EPF8282AV
EPF8452A
EPF8636A
EPF8820A
EPF81188A
EPF81500A
CLK0
Row A
Row E
CLK1/OE1
Row B
Row C
Row B
CLR0
Row A
Row B
Row F
CLR1/OE0
Row B
Row C
Row D
Row C
OE2
Row A
Row D
Row A
OE3
Row B
Row A
OE4
–––––
Row B
OE5
–––––
Row C
OE6
–––––
Row D
OE7
–––––
Row D
OE8
–––––
Row E
OE9
–––––
Row F
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