參數資料
| 型號： | EPF8282ATC100-3 |
| 廠商： | Altera |
| 文件頁數： | 5/62頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FLEX 8000A FPGA 2.5K 100-TQFP |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 270 |
| 系列： | FLEX 8000 |
| LAB/CLB數： | 26 |
| 邏輯元件/單元數： | 208 |
| 輸入/輸出數： | 78 |
| 門數： | 2500 |
| 電源電壓： | 4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-TQFP（14x14） |
| 產品目錄頁面： | 602 (CN2011-ZH PDF) |
| 其它名稱： | 544-2253 |
第1頁第2頁第3頁第4頁當前第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁
Altera Corporation
13
FLEX 8000 Programmable Logic Device Family Data Sheet
FL
EX
800
0
3
Internal Tri-State Emulation
Internal tri-state emulation provides internal tri-stating without the
limitations of a physical tri-state bus. In a physical tri-state bus, the
tri-state buffers’ output enable signals select the signal that drives the bus.
However, if multiple output enable signals are active, contending signals
can be driven onto the bus. Conversely, if no output enable signals are
active, the bus will float. Internal tri-state emulation resolves contending
tri-state buffers to a low value and floating buses to a high value, thereby
eliminating these problems. The MAX+PLUS II software automatically
implements tri-state bus functionality with a multiplexer.
Clear & Preset Logic Control
Logic for the programmable register’s clear and preset functions is
controlled by the DATA3, LABCTRL1, and LABCTRL2 inputs to the LE. The
clear and preset control structure of the LE is used to asynchronously load
signals into a register. The register can be set up so that LABCTRL1
implements an asynchronous load. The data to be loaded is driven to
DATA3
; when LABCTRL1 is asserted, DATA3 is loaded into the register.
During compilation, the MAX+PLUS II Compiler automatically selects
the best control signal implementation. Because the clear and preset
functions are active-low, the Compiler automatically assigns a logic high
to an unused clear or preset.
The clear and preset logic is implemented in one of the following six
asynchronous modes, which are chosen during design entry. LPM
functions that use registers will automatically use the correct
asynchronous mode. See Figure 7.
■
Clear only
■
Preset only
■
Clear and preset
■
Load with clear
■
Load with preset
■
Load without clear or preset
相關PDF資料 |
PDF描述 |
|---|---|
| GMC61DRSN-S273 | CONN EDGECARD 122PS DIP .100 SLD |
| GSC61DRSD-S273 | CONN EDGECARD 122PS DIP .100 SLD |
| GSC61DRSN-S273 | CONN EDGECARD 122PS DIP .100 SLD |
| RMM44DRKN | CONN EDGECARD 88POS DIP .156 SLD |
| RMM44DRKH | CONN EDGECARD 88POS DIP .156 SLD |
相關代理商/技術參數 |
參數描述 |
|---|---|
| EPF8282ATC100-3N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 8000 26 LABs 78 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF8282ATC1004 | 制造商:ALTERA 功能描述:* |
| EPF8282ATC100-4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 8000 26 LABs 78 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF8282ATC100-4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 8000 26 LABs 78 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EPF8282ATI100-3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Flex 8000 26 LABs 78 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
發(fā)布緊急采購，3分鐘左右您將得到回復。