參數(shù)資料
型號： EP2SGX90EF1152C5N
廠商： Altera
文件頁數(shù)： 776/1486頁
文件大小： 0K
描述： IC STRATIX II GX 90K 1152-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 8
系列： Stratix® II GX
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520448
輸入/輸出數(shù)： 558
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
配用： 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N
544-1724-ND - SI KIT W/SII GX EP2SGX90N
544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N
其它名稱： 544-1768
EP2SGX90EF35C5NES
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Altera Corporation
2–5
October 2007
Stratix II GX Device Handbook, Volume 2
Stratix II GX Transceiver Architecture Overview
Receiver Physical Media Attachment (PMA)
rx_pll_locked
Output
Receiver PLL locked signal. Indicates if the
receiver PLL is phase locked to the CRU
reference clock.
Channel
rx_analogreset
Input
Receiver analog reset. Resets all analog
circuits in the receiver PMA.
Channel
rx_freqlocked
Output
CRU mode indicator port. Indicates if the CRU
is locked to data mode or locked to the
reference clock mode.
0 – Receiver CRU is in lock-to-reference clock
mode
1 – Receiver CRU is in lock-to-data mode
Channel
rx_signaldetect
Output
Signal detect port. In PIPE mode, indicates if a
signal that meets the specified range is present
at the input of the receiver buffer. In all other
modes, rx_signaldetect is forced high
and must not be used as an indication of a valid
signal at receiver input.
Channel
rx_seriallpbken
Input
Serial loopback control port.
0 – normal data path, no serial loopback
1 – serial loopback
Channel
rx_locktodata
Input
Lock-to-data control for the CRU. Use with
rx_locktorefclk
.
Channel
rx_locktorefclk
Input
Lock-to-reference lock mode for the CRU. Use
with rx_locktodata.
rx_locktodata
/rx_locktorefclk
0/0 – CRU is in automatic mode
0/1 – CRU is in lock-to-reference clock
1/0 – CRU is in lock-to-data mode
1/1 – CRU is in lock-to-data mode
Channel
rx_cruclk
Input
Receiver PLL/CRU reference clock.
Channel
Transmitter PCS
tx_datain
Input
Transmitter parallel data input. The bus width is
the channel width multiplied by the number of
channels in the instance.
Channel
tx_clkout
Output
PLD logic array clock from the transceiver to
the PLD. In a single-channel mode, there is
one tx_clkout per channel.
Channel
Table 2–1. Stratix II GX ALT2GXB Ports (Part 4 of 7)
Port Name
Input/Output
Description
Scope
相關(guān)PDF資料
PDF描述
24LC04B-I/STG IC EEPROM 4KBIT 400KHZ 8TSSOP
A54SX32-CQ256 IC FPGA SX 48K GATES 256-CQFP
AYM36DTBH-S189 CONN EDGECARD 72POS R/A .156 SLD
ASM36DTBH-S189 CONN EDGECARD 72POS R/A .156 SLD
A1460A-PG207B IC FPGA 6K GATES 207-CPGA MIL
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP2SGX90EF1152I4 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX90EF1152I4N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 558 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX90F 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix II GX Device
EP2SGX90FF1508C3 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 650 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP2SGX90FF1508C3N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II GX 4548 LABs 650 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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