參數(shù)資料
型號： EP2SGX90EF1152C5N
廠商： Altera
文件頁數(shù)： 618/1486頁
文件大?。?/td> 0K
描述： IC STRATIX II GX 90K 1152-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 8
系列： Stratix® II GX
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520448
輸入/輸出數(shù)： 558
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
配用： 544-1725-ND - PCIE KIT W/S II GX EP2SGX90N
544-1724-ND - SI KIT W/SII GX EP2SGX90N
544-1702-ND - VIDEO KIT W/SII GX EP2SGX90N
其它名稱： 544-1768
EP2SGX90EF35C5NES
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4–36
Altera Corporation
Stratix II GX Device Handbook, Volume 1
June 2009
Operating Conditions
Table 4–20 provides information on recommended input clock jitter for
each mode.
Notes to Table 4–19:
(1)
Dedicated REFCLK pins were used to drive the input reference clocks.
(2)
Jitter numbers specified are valid for the stated conditions only.
(3)
Refer to the protocol characterization documents for detailed information.
(4)
HiGig configuration is available in a -3 speed grade only. For more information, refer to the Stratix II GX Transceiver
Architecture Overview chapter in volume 2 of the Stratix II GX Device Handbook.
(5)
Stratix II GX transceivers meet CEI jitter generation specification of 0.3 UI for a VOD range of 400 mV to 1000 mV.
(6)
The Sinusoidal Jitter Tolerance Mask is defined only for low voltage (LV) variant of CPRI.
(7)
The jitter numbers for SONET/SDH are compliant to the GR-253-CORE Issue 3 Specification.
(8)
The jitter numbers for Fibre Channel are compliant to the FC-PI-4 Specification revision 6.10.
(9)
The jitter numbers for XAUI are compliant to the IEEE802.3ae-2002 Specification.
(10) The jitter numbers for PCI Express are compliant to the PCIe Base Specification 2.0.
(11) The jitter numbers for Serial RapidIO are compliant to the RapidIO Specification 1.3.
(12) The jitter numbers for GIGE are compliant to the IEEE802.3-2002 Specification.
(13) The jitter numbers for HiGig are compliant to the IEEE802.3ae-2002 Specification.
(14) The jitter numbers for (OIF) CEI are compliant to the OIF-CEI-02.0 Specification.
(15) The jitter numbers for CPRI are compliant to the CPRI Specification V2.1.
(16) The HD-SDI and 3G-SDI jitter numbers are compliant to the SMPTE292M and SMPTE424M Specifications.
(17) The Fibre Channel transmitter jitter generation numbers are compliant to the specification at
βT interoperability point.
(18) The Fibre Channel receiver jitter tolerance numbers are compliant to the specification at
βR interoperability point.
Table 4–19. Stratix II GX Transceiver Block AC Specification Notes (1), (2), (3) (Part 19 of 19)
Symbol/
Description
Conditions
-3 Speed
Commercial Speed
Grade
-4 Speed
Commercial and
Industrial Speed
Grade
-5 Speed
Commercial Speed
Grade
Unit
Min
Typ
Max
Min
Typ
Max
Min
Typ
Max
Table 4–20. Recommended Input Clock Jitter (Part 1 of 2)
Mode
Reference
Clock (MHz)
Vectron
LVPECL XO
Type/Model
Frequency
Range (MHz)
RMS Jitter
(12 kHz to 20
MHz) (ps)
Period Jitter
(Peak to
Peak) (ps)
Phase Noise
at 1 MHz
(dB c/Hz)
PCI-E
100
VCC6-Q/R
10 to 270
0.3
23
-149.9957
(OIF) CEI
PHY
156.25
VCC6-Q/R
10 to 270
0.3
23
-146.2169
622.08
VCC6-Q
270 to 800
2
30
Not available
GIGE
62.5
VCC6-Q/R
10 to 270
0.3
23
-149.9957
125
VCC6-Q/R
10 to 270
0.3
23
-146.9957
XAUI
156.25
VCC6-Q/R
10 to 270
0.3
23
-146.2169
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