參數(shù)資料
型號(hào)： EP2SGX60EF1152C5
廠商： Altera
文件頁(yè)數(shù)： 1419/1486頁(yè)
文件大小： 0K
描述： IC STRATIX II GX 60K 1152-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 8
系列： Stratix® II GX
LAB/CLB數(shù)： 3022
邏輯元件/單元數(shù)： 60440
RAM 位總計(jì)： 2544192
輸入/輸出數(shù)： 534
電源電壓： 1.15 V ~ 1.25 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1152-BBGA
供應(yīng)商設(shè)備封裝： 1152-FBGA（27x27）
其它名稱(chēng)： 544-2184
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4–200
Altera Corporation
Stratix II GX Device Handbook, Volume 2
October 2007
SDI Mode
Table 4–73 describes the available options on page 9 of the MegaWizard
Plug-In Manager for your ALT2GXB custom megafunction variation.
Table 4–73. MegaWizard Plug-In Manager Options (Page 9 for SDI Mode)
ALT2GXB Setting
Description
Reference
What is the main PLL logical
reference clock index?
This option allows you to select the logical index for
the PLL that you intend to use with the current
configuration. This option is meaningful only if you
select the Use alternate Transmitter PLL and
Receiver PLL option on the Reconfig Alt PLL
page.
in volume 2 of the
Stratix II GX Device
Handbook.
How many input clocks?
This field allows you to select the number of
reference clock inputs needed to meet your CMU
PLL reconfiguration design goals. A maximum of
five input reference clocks are allowed.
in volume 2 of the
Stratix II GX Device
Handbook.
What is the selected input
clock source for the
Transmitter PLL and Receiver
PLL?
If you select more than one input reference clock
sources for the transmitter and/or receiver PLL, this
option allows you to select the clock source for the
current configuration.
Word Aligner section in
Overview chapter in
volume 2 of the
Stratix II GX Device
Handbook.
What is the selected input
clock source for the alternate
Transmitter PLL and Receiver
PLL?
If you select the Use alternate Transmitter PLL
and Receiver PLL option, you can select the clock
source for the alternate Transmitter PLL and the
Receiver PLL.
in volume 2 of the
Stratix II GX Device
Handbook.
What is the reconfig protocol
driven by clock 0….4?
If you select more than one input reference clock
sources for the transmitter and/or receiver PLL,
these options allow you to select the functional
mode for the respective reference clock source.
in volume 2 of the
Stratix II GX Device
Handbook.
What is the clock 0….4 input
frequency?
If you select more than one input reference clock
sources for the transmitter and/or receiver PLL,
these options allow you to select the reference clock
frequencies for each clock source.
in volume 2 of the
Stratix II GX Device
Handbook.
Use clock 1....4 reference
clock divider
If you select more than one input reference clock
source for the transmitter and/or receiver PLL, these
options allow you to instruct the MegaWizard about
the REFCLK pre-divider on input reference clocks.
in volume 2 of the Stratix
II GX Device Handbook.
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PDF描述
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