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參數(shù)資料
| 型號： | EP2S60F484C4 |
| 廠商： | Altera |
| 文件頁數(shù)： | 91/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 60K 484-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 20 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計(jì)： | 2544192 |
| 輸入/輸出數(shù)： | 334 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA（23x23） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1133 EP2S60F484C4ES |
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5–34
Altera Corporation
Stratix II Device Handbook, Volume 1
April 2011
Timing Model
Internal Timing Parameters
See Tables 5–37 through 5–42 for internal timing parameters.
Table 5–37. LE_FF Internal Timing Microparameters
Symbol
Parameter
-3 Speed
Grade (1)
-3 Speed
Grade (2)
-4 Speed
Grade
-5 Speed
Grade
Unit
Min
Max
Min
Max
Min
Max
Min
Max
tSU
LE register setup time before
clock
90
95
104
121
ps
tH
LE register hold time after clock
149
157
172
200
ps
tCO
LE register clock-to-output
delay
62
94
62
99
59
62
109
62
127
ps
tCLR
Minimum clear pulse width
204
214
234
273
ps
tPRE
Minimum preset pulse width
204
214
234
273
ps
tCLKL
Minimum clock low time
612
642
703
820
ps
tCLKH
Minimum clock high time
612
642
703
820
ps
tLUT
162
378
162
397
162
170
435
162
507
ps
tADDER
354
619
354
650
354
372
712
354
829
ps
Notes to Table 5–37:
(1)
These numbers apply to -3 speed grade EP2S15, EP2S30, EP2S60, and EP2S90 devices.
(2)
These numbers apply to -3 speed grade EP2S130 and EP2S180 devices.
(3)
For the -3 and -5 speed grades, the minimum timing is for the commercial temperature grade. Only -4 speed grade
devices offer the industrial temperature grade.
(4)
For the -4 speed grade, the first number is the minimum timing parameter for industrial devices. The second
number is the minimum timing parameter for commercial devices.
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