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參數資料
| 型號： | EP2S30F672C5N |
| 廠商： | Altera |
| 文件頁數： | 230/768頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX II FPGA 30K 672-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數： | 1694 |
| 邏輯元件/單元數： | 33880 |
| RAM 位總計： | 1369728 |
| 輸入/輸出數： | 500 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設備封裝： | 672-BGA（27x27） |
| 其它名稱： | 544-1898 EP2S30F672C5N-ND |
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Altera Corporation
1–41
July 2009
Stratix II Device Handbook, Volume 2
PLLs in Stratix II and Stratix II GX Devices
Figure 1–24. Manual Switchover
Note to Figure 1–24:
(1)
Both inclk0 and inclk1 must be running when the clkswitch signal goes high to initiate a manual clock
switchover event. Failing to meet this requirement causes the clock switchover to not function properly.
Software Support
Table 1–15 summarizes the signals used for clock switchover.
inclk0
inclk1
clkswitch
muxout
Table 1–15. altpll Megafunction Clock Switchover Signals
(Part 1 of 2)
Port
Description
Source
Destination
inclk0
Reference clk0 to the PLL.
I/O pin
Clock switchover circuit
inclk1
Reference clk1 to the PLL.
I/O pin
Clock switchover circuit
clkbad0(1)
Signal indicating that inclk0 is no longer
toggling.
Clock switchover
circuit
Logic array
clkbad1(1)
Signal indicating that inclk1 is no longer
toggling.
Clock switchover
circuit
Logic array
clkswitch
Switchover signal used to initiate clock
switchover asynchronously. When used in
manual switchover, clkswitch is used as a
select signal between inclk0 and inclk1
clswitch = 0 inclk0
is selected
and vice versa.
Logic array or I/O pin
Clock switchover circuit
clkloss(1)
Signal indicating that the switchover
circuit detected a switch condition.
Clock switchover
circuit
Logic array
locked
Signal indicating that the PLL has lost
lock.
PLL
Clock switchover circuit
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