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    參數(shù)資料
    

    


    


    
型號：
EP2S130F1020C5N

    

    
廠商：
Altera

    

    
文件頁數(shù)：
754/768頁

    

    
文件大?。?/td>
0K

    

    
描述：
IC STRATIX II FPGA 130K 1020FBGA

    

    
產(chǎn)品培訓(xùn)模塊：
Three Reasons to Use FPGA's in Industrial Designs
    		

    

    
標準包裝：
6

    

    
系列：
Stratix® II

    

    
LAB/CLB數(shù)：
6627
    		

    

    
邏輯元件/單元數(shù)：
132540
    		

    

    
RAM 位總計：
6747840
    		

    

    
輸入/輸出數(shù)：
742
    		

    

    
電源電壓：
1.15 V ~ 1.25 V
    		

    

    
安裝類型：
表面貼裝
    		

    

    
工作溫度：
0°C ~ 85°C
    		

    

    
封裝/外殼：
1020-BBGA
    		

    

    
供應(yīng)商設(shè)備封裝：
1020-FBGA（33x33）
    		

    

    
其它名稱：
544-1867
    EP2S130F1020C5N-ND
    		

    

    

    

	
    
    
    
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    2–68
    Altera Corporation
    Stratix II Device Handbook, Volume 1
    May 2007
    PLLs & Clock Networks
    Enhanced PLLs
    Stratix II devices contain up to four enhanced PLLs with advanced clock
    management features. Figure 2–44 shows a diagram of the enhanced PLL.
    Figure 2–44. Stratix II Enhanced PLL
    (1)
    Each clock source can come from any of the four clock pins that are physically located on the same side of the device
    as the PLL.
    (2)
    If the feedback input is used, you lose one (or two, if FBIN is differential) external clock output pin.
    (3)
    Each enhanced PLL has three differential external clock outputs or six single-ended external clock outputs.
    (4)
    The global or regional clock input can be driven by an output from another PLL, a pin-driven dedicated global or
    regional clock, or through a clock control block, provided the clock control block is fed by an output from another
    PLL or a pin-driven dedicated global or regional clock. An internally generated global signal cannot drive the PLL.
    /n
    Charge
    Pump
    VCO
    /c2
    /c3
    /c4
    /c0
    8
    4
    6
    4
    Global
    Clocks
    /c1
    Lock Detect
    to I/O or general
    routing
    INCLK[3..0]
    FBIN
    Global or
    Regional
    Clock
    PFD
    /c5
    From Adjacent PLL
    /m
    Spread
    Spectrum
    I/O Buffers (3)
    (2)
    Loop
    Filter
    & Filter
    Post-Scale
    Counters
    Clock
    Switchover
    Circuitry
    Phase Frequency
    Detector
    VCO Phase Selection
    Selectable at Each
    PLL Output Port
    VCO Phase Selection
    Affecting All Outputs
    Shaded Portions of the
    PLL are Reconfigurable
    Regional
    Clocks
    8
    6
    (4)
    
    
    
    
    
    


    


    

    相關(guān)PDF資料
    		

    PDF描述
    		

    
    

    
EP2S90F780I4
IC STRATIX II FPGA 90K 780-FBGA

    

    
RSC50DRAI-S734
CONN EDGECARD 100PS .100 R/A PCB

    

    
180-078-271L020
CONN DB78 FMALE HD CRIMP Y-CHROM

    

    
RMC50DRAI-S734
CONN EDGECARD 100PS .100 R/A PCB

    

    
ABC65DRTI-S734
CONN EDGECARD 130PS DIP .100 SLD

    

    

    

    


    


    

    相關(guān)代理商/技術(shù)參數(shù)
    		

    參數(shù)描述
    		

    
    

    
EP2S130F1020I4
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 6627 LABs 742 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2S130F1020I4N
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 6627 LABs 742 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
EP2S130F1020I4RB
 制造商:Altera Corporation 功能描述:FPGA Stratix

    

    
EP2S130F1020I5N
 制造商:Altera Corporation 功能描述:

    

    
EP2S130F1508C3
功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 6627 LABs 1126 IOs
 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256

    

    
    
    
    
	
    	
    
    
     
     
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                                    *數(shù)量
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